建立时间保存时间详解.doc

什么是Setup和Holdup时间?a)什么是Setup和Holdup时间?  建立时间(setuptime)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(holdtime)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。 b)什么是竞争与冒险现象?怎样判断?如何消除? 信号在FPGA器件内部通过连线和逻辑单元时,都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关,同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素,多路信号的电平值发生变化时,在信号变化的瞬间,组合逻辑的输出有先后顺序,并不是同时变化,往往会出现一些不正确的尖峰信号,这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现,就说明该电路存在"冒险"。用D触发器,格雷码计数器,同步电路等优秀的设计方案可以消除。  c)请画出用D触发器实现2倍分频的逻辑电路? 就是把D触发器的输出端加非门接到D端。 d)什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?  将几个OC门结构与非门输出并联,当每个OC门输出为高电平时,总输出才为高,这种连接方式称为线与。 e)什么是同步逻辑和异步逻辑?  整个设计中只有一个全局时钟成为同步逻辑。多时钟系统逻辑设计成为异步逻辑。 f)请画出微机接口电路中,典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、所存器/缓冲器)。是不是结构图? g)你知道那些常用逻辑电平?S电平可以直接互连吗? TTL,cmos,不能直连 LVDS:LVDS(LowVoltageDifferentialSignal)即低电压差分信号,LVDS接口又称RS644总线接口,是20世纪90年代才出现的一种数据传输和接口技术。 ECL:(EmitterCoupledLogic)即射极耦合逻辑,是带有射随输出结构的典型输入输出接口电路 CML:CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的,减少了外围器件,适合于更高频段工作。1、同步电路和异步电路的区别是什么?(仕兰微电子)2、什么是同步逻辑和异步逻辑?(汉王笔试)、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试),要用oc门来实现,由于不用oc门可能使灌电流过大,、什么是Setup和Holdup时间?(汉王笔试)5、setup和holdup时间,区别.(南山之桥)6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化.(未知)7、解释setup和holdtimeviolation,画图说明,并说明解决办法.()Setup/,(如上升沿有效)T时间到达芯片,这个T就是建立时间-,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,,,(SetupTime)和保持时间(Holdtime).建立时间是指在时钟边沿前,,那么DFF将不能正确地采样到数据,,、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除.(仕兰微电子)9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)在组合逻辑中,由于门的输入信号通路中经过了不同的延时,:一是添加布尔式的消去项,、你知道那些常用逻辑电平?S电平可以直接互连吗?(汉王笔试)常用逻辑电平:12V,5V,;TTL和CMOS不可以直接互连,-,