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正交码扩频系统的 FPGA 实现

(工程技术学院光子信息工程系 99 电子科学与技术陈海云)
(学号:1999301204)

摘要:高速率的数据传输在现代信息社会有着越来越广泛的需求,正交码扩频可成
倍的增加数据传输速率和频谱利用效率。利用 FPGA 技术设计并实现了一个四路正交码扩
频系统,伪随机码采用具有理想正交性的沃尔什序列,解扩采用一种类似倒置 FIR 结构的
数字匹配滤波器。仿真结果表明该系统具有良好的数据传输性能。
关键词: 正交码扩频数字匹配滤波器沃尔什码可编程逻辑 VHDL 语言
教师点评:正交码扩频是一种解决通信速率和频谱资源矛盾的有效方法,在规定的频段
内可使通信速率成倍提高,同时又具备扩频通信的优点。本文实现了一个 4 路正交码扩频系
统的基带部分,用 ALTERA 公司的开发平台完成了电路设计和波形仿真,内容详实,结果
正确,具有一定的创新性,是一篇优秀的本科毕业论文。(点评教师:刘春平)

一系统总体方案
人们对通信的需求日益增长,但频带资源却越来越紧张,正交码扩频为解决这一矛盾的
方式之一,它是一种传输速率高,频带占用少的通信方式。
本设计是在 MaxplusⅡ软件环境下进行的,实现了一个四路正交码扩频通信系统。下图
是整个设计的方框图。一路串行数据经串并转换电路后分成 4 路并行数据,这 4 路数据分别
与沃尔什发生器产生的沃尔什码进行异或,从而实现了扩频。已扩频信号通过射频模块发射
出去。在接收端,用 4 个数字匹配滤波器对 4 路信号进行相关解扩,用与发射端相同的沃尔
什序列作为解扩码,解扩的 4 路信号经并串转换电路后得到所需的数据。
1 路到 4 路
扩
串/并转换
频
沃尔什码
发生器
解
4 路到 1 路
并/串转换扩沃尔什码
发生器

二串并、并串电路的设计
1 路串行输入 4 路并行输出转换电路主要由寄存器和分频器构成。四个寄存器构成移位
寄存器用来暂存串行数据,计数器用来对时钟进行 4 分频,分频信号触发四路输出的各个 D
触发器。
在接收部分必然对应有一个并串转换电路。4 路输入 1 路输出的并串转换器有两种做法。
一种是为类似于串并转换电路,只作小小改动。另一种方法用一个数据选择器,两个 D 触
发器。两个 D 触发器用来计数,它的输出在 00— 01— 10— 11 之间变化,用这个不断变化的
1
信号和一个 4 路选择器实现了并串转换。
三沃尔什码发生器的设计
本次设计正交码采用的是沃尔什码。可以证明它具有良好的自相关性相处处为零的互相
关性。
以下面一组沃尔什码为例说明它的性质、特点和生成规律。
W0: 1 1 1 1
W1: 1 -1 1 -1
W2: 1 1 -1 -1
W3: 1 -1 -1 1
上面这个码组内的 4 个码只有本身相乘叠加后归—化值是 1,任意两个不同的码相乘叠
加后的值都是 0,即互相关值为零。其他长度的沃尔什码组也是如此,只有本身相乘叠加后
归一化值是 1,其组内任意两两不同的码相乘叠加后的互相关值也都为零。
沃尔什码的生成比较简单,可以通过哈德玛矩阵递推产生。
哈德玛矩阵的一