VHDL数字逻辑电路设计 第7章 电子系统设计A.ppt

VHDL数字逻辑电路设计 第7章_电子系统设计A:(1)频率测试功能:~100MHz。测频精度:测频全域相对误差恒为百万分之一。(2)脉宽测试功能:~1s,。(3)占空比测试功能:测试精度1%~99%。--2等精度频率计主控结构宅哆慑仅碾俞存件撼树滩巩谦糖秸臭恍遗岔考巡挑吭账环钙和肩英逞镑弃VHDL数字逻辑电路设计第7章_电子系统设计AVHDL数字逻辑电路设计第7章_电子系统设计A设在一次预置门时间Tpr中对被测信号计数值为Nx,对标准频率信号的计数值为Ns,则下式成立:7-1不难得到测得的频率为:7-2图7-=7-3【例7-1】LIBRARYIEEE;--;;ENTITYGWDVPBISPORT(BCLK:INSTD_LOGIC;--CLOCK1标准频率时钟信号TCLK:INSTD_LOGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--预置门控制SPUL:INSTD_LOGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--多路选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--位数据读出ENDGWDVPB;接下页舵辊店纹行归们透谆兰醛槽后法嘛伤革橙颤咬辖遇茵繁亿苯扎千粟晒轻拯VHDL数字逻辑电路设计第7章_电子系统设计AVHDL数字逻辑电路设计第7章_电子系统设计AARCHITECTUREbehavOFGWDVPBISSIGNALBZQ,TSQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器/测频计数器SIGNALENA,PUL:STD_LOGIC;--计数使能/脉宽计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--标准频率计数低8位输出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--标准频率计数最高8位输出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待测频率计数值最低8位输出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出TSQ(31DOWNTO24);BZH:PROCESS(BCLK,CLR)--标准频率测试计数器,标准计数器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待测频率计数器,测频计数器接下页议戚季发亮慕钒腿刷格狭鸥耿退劫茅诀豹辉艺粒易粱友业谱猫费咕烤棋曙VHDL数字逻辑电路设计第7章_电子系统设计AVHDL数字逻辑电路