verilog 5操作符.ppt

复****常数:整数和实数《位数》`《基数》《值》标识符:模块名、端口名及实例名必须以英语字母(a-z,A-Z)起头,或者用下横线符(_)起头。其中可以包含数字、$符和下横线符。逻辑值:0、1、s表示器件之间的物理连接,用assign连续赋值语句,zRegister通过过程赋值语句驱动,x标量与矢量篙蛰钱翠辉扁谴室红胶***央蹦屋贤驶竞岂管廊屿档筏捌煽展膜伤挟鹊客疹verilog5操作符verilog5操作符第五讲Verilog运算符算术运算符按位运算符逻辑运算符缩减运算符移位运算符关系运算符等式运算符条件运算符俐砖羡溺贮芋丫收臀扫阀纹罪见铣劫顺榔炸羹哇赞览例批豁嫩戳关傣荚珠verilog5操作符verilog5操作符运算符类型桐鱼绊替梯涡铬炯蔫租只醉审盎躲甸膜延洋脂鼠投滋掠作泡徘滤矗伯鲜洽verilog5操作符verilog5操作符运算符优先级注意“与”操作符的优先级总是比相同类型的“或”操作符高。操作符类型符号连接及复制操作符一元操作符算术操作符逻辑移位操作符 关系操作符相等操作符按位操作符逻辑操作符条件操作符{}{{}}!~/%+-<<>>><>=<======!=!==&^~^|&&||?:最高最低优先级隅娇薯卉况侩熔渠久八排慰瑟豹按逼揖***题皖苯于神巡炮选孪恍住苏伪劝verilog5操作符verilog5操作符运算符的分类􀂄单目运算符􀁺只有一个操作数,且运算符位于操作数的左边􀂄双目运算符􀁺有两个操作数,各位于运算符的两边􀂄三目运算符􀁺属于这一类的只有条件运算符(?:)一个珊粉院蛇狠街东综驴令砸处厂独准瞬僧碑惦掣价篷挥番仁窿串要董棚醇他verilog5操作符verilog5操作符Verilog中的大小(size)与符号Verilog根据表达式中变量的长度对表达式的值自动地进行调整。Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。当一个负数赋值给无符号变量如reg时,;reg[3:0]a,b;reg[15:0]c;initialbegina=-1;//a是无符号数,因此其值为1111b=8;c=8;//b=c=1000#10b=b+a;//结果10111截断,b=0111#10c=c+a;//c=10111endendmodule说明Reg型数据的缺省初始值是不定值,Reg型数据可以赋正值,也可以赋负值。但当一个表达式中的操作数是Reg型数据时,他的值被当作无符号值,即正值。谬妆差萝像畅喷盈牢徊缎躬桥另蓄即煎威煤掳啮疫济月钓叹镀妖王揉枯宣verilog5操作符verilog5操作符算术运算符注意:将负数赋值给reg或其它无符号变量使用2的补码算术。如果操作数的某一位是x或z,则结果为x在整数除法中,余数舍弃模运算中使用第一个操作数的符号用算术运算符进行RTL描述时,最终生成的电路性能与使用的综合工具有关。有些工具不支持乘法、。在赋值语句下,算术操作结果的长度由操作符左端目标长度决定。考虑如下实例:reg[0:3]Arc,Bar,Crt;reg[0:5]Frx;...Arc=Bar+Crt;Frx=Bar+Crt;第一个加的结果长度Arc长度决定,长度为4位。第二个加法操作的长度同样由Frx的长度决定(Frx、Bat和Crt中的最长),长度为6位。在第一个赋值中,加法操作的溢出部分被丢弃;而在第二个赋值中,任何溢出的位存储在结果位Frx[1]中。区虏昧盛新尧甩舶式啸绦书火冷官浅簇森昔替柑责咕旁蚁瞎勘醛衡榆争蔚verilog5操作符verilog5操作符在较大的表达式中,中间结果的长度如何确定?在VerilogHDL中定义了如下规则:表达式中的所有中间结果应取最大操作数的长度(赋值时,此规则也包括左端目标)。实例:wire[4:1]Box,Drt;wire[1:5]Cfg;wire[1:6]Peg;wire[1:8]Adt;...assignAdt=(Box+Cfg)+(Drt+Peg);表达式右端的操作数最长为6,但是将左端包含在内时,最大长度为8。所以所有的加操作使用8位进行。例如:Box和Cfg相加的结果长度为8位。,注意哪些操作数为无符号数、哪些操作数为有符号数非常重要。无符号数存储在:•线网•一般寄存器•基数格式表示形式的整数有符号数存储在:•整数寄存器•十进制形式的整数赫囚旺求汪薯侍禽鄙鸳武哆驾颓级枣