vhdl八位乘法器.doc

VHDL八位乘法器设计思路纯组合逻辑构成的乘法器虽然工作速度比较快,但过于占用硬件资源,难以实现宽位乘法器,基于PLD器件外接ROM九九表的乘法器则无法构成单片系统,也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器,具有一定的实用价值,而且由FPGA构成实验系统后,可以很容易的用ASIC大型集成芯片来完成,性价比高,可操作性强。其乘法原理是:乘法通过逐项移位相加原理来实现,从被乘数的最低位开始,若为1,则乘数左移后与上一次的和相加;若为0,左移后以全零相加,直至被乘数的最高位。,它的核心器件是八加法器,所以关键是设计好八位加法器。方案:由两个四位加法器组合八位加法器,其中四位加法器是四位二进制并行加法器,它的原理简单,资源利用率和进位速度方面都比较好。综合各方面的考虑,决定采用方案二。,它的START信号上的上跳沿与高电平有2个功能,即16位寄存器清零和被乘数A[7...0]]向移位寄存器SREG8B加载;它的低电平则作为乘法使能信号,乘法时钟信号从ARICTL的CLK输入。当被乘数被加载于8位右移寄存器SREG8B后,随着每一时钟节拍,最低位在前,由低位至高位逐位移出。当为1时,一位乘法器ANDARITH打开,8位乘数B[7..0]在同一节拍进入8位加法器,与上一次锁存在16位锁存器REG16B中的高8位进行相加,其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时,一位乘法器全零输出。如此往复,直至8个时钟脉冲后,由ARICTL的控制,乘法运算过程自动中止,ARIEND输出高电平,乘法结束。此时REG16B的输出即为最后的乘积。;----;;entityadd4bisport(cin:instd_logic;a,b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0);cout:outstd_logic);end;architectureoneofadd4bissignalsint,aa,bb:std_logic_vector(4downto0);beginaa<='0'&a;bb<='0'&b;sint<=aa+bb+cin;s<=sint(3downto0);cout<=sint(4);end;;--由两个四位二进制并行加法器级联而成的八位二进制加法器;;;entityadder8bisport(cin:instd_logic;a,b:instd_logic_vector(7downto0);s:outstd_logic_vector(7downto0);cout:outstd_logic);end;ponentadd4b--对要调用的元件add4b的端口进行说明port(cin:instd_logic;a,b: