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FPGA设计时序收敛天津工业大学-Xilinx王巍****************@2007年Xilinx联合实验室主任会议主要内容时序约束的概念时序收敛流程时序收敛流程-代码风格时序收敛流程-综合技术时序收敛流程-管脚约束时序收敛流程-时序约束时序收敛流程-静态时序分析时序收敛流程-实现技术时序收敛流程-FloorPlanner和PACE2019/11/172提高设计的工作频率通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。获得正确的时序分析报告FPGA设计平台包含静态时序分析工具,可以获得映射或布局布线后的时序分析报告,从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准。指定FPGA引脚位置与电气标准FPGA的可编程特性使电路板设计加工和FPGA设计可以同时进行,而不必等FPGA引脚位置完全确定,从而节省了系统开发时间。通过约束还可以指定I/O引脚所支持的接口标准和其他电气特性。附加约束的基本作用2019/11/173周期(PERIOD)指参考网络为时钟的同步元件间的路径,包括:flip-flop、latch、synchronousRAM等。 周期约束不会优化以下路径:从输入管脚到输出管脚之间的路径纯组合逻辑从输入管脚到同步元件之间的路径从同步元件到输出管脚的路径周期约束路径示意图周期约束2019/11/174周期约束是一个基本时序和综合约束,它附加在时钟网线上,时序分析工具根据周期约束检查与同步时序约束端口(指有建立、保持时间要求的端口)相连接的所有路径延迟是否满足要求(不包括PAD到寄存器的路径)。周期是时序中最简单也是最重要的含义,其它很多时序概念会因为软件商不同略有差异,而周期的概念却是最通用的,周期的概念是FPGA/ASIC时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的,很多其它时序公式,可以用周期公式推导。在附加周期约束之前,首先要对电路的时钟周期有一定的估计,不能盲目上。约束过松,性能达不到要求,约束过紧,会大大增加布局布线时间,甚至效果相反。周期约束2019/11/175周期约束的计算设计内部电路所能达到的最高运行频率取决于同步元件本身的建立保持时间,以及同步元件之间的逻辑和布线延迟。时钟的最小周期为: Tperiod=Tcko+Tlogic+Tnet+Tsetup-Tclk_skew Tclk_skew=Tcd1-Tcd2其中Tcko为时钟输出时间,Tlogic为同步元件之间的组合逻辑延迟,Tnet为网线延迟,Tsetup为同步元件的建立时间,Tclk_skew为时钟信号偏斜。周期约束2019/11/SYS_CLKPERIOD=10nsHIGH4ns这个约束将被附加到SYS_CLK所驱动的所有同步元件上。PERIOD约束自动处理寄存器时钟端的反相问题,如果相邻同步元件时钟相位相反,那么它们之间的延迟将被默认限制为PERIOD约束值的一半。反相时钟周期约束问题的例子周期约束2019/11/177偏移约束指数据和时钟之间的约束,偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系,只用于与PAD相连的信号,不能用于内部信号。偏移约束示意图偏移约束2019/11/178偏移约束优化以下时延路径从输入管脚到同步元件偏置输入(OFFSETIN)从同步元件到输出管脚偏置输出(OFFSETOUT)为了确保芯片数据采样可靠和下级芯片之间正确的交换数据,需要约束外部时钟和数据输入输出引脚之间的时序关系。偏移约束的内容的时刻,从而保证与下一级电路的时序关系。告诉综合器、布线器输入数据到达的时刻,或者输出数据稳定。偏移约束2019/11/179OFFSET_IN_BEFORE说明了输入数据比有效时钟沿提前多长时间准备好,于是芯片内部与输入引脚的组合逻辑延迟就不能大于该时间(上限,最大值),否则将发生采样错误。OFFSET_IN_AFTER指出输入数据在有效时钟沿之后多长时间到达芯片的输入引脚,也可以得到芯片内部延迟的上限。偏移约束2019/11/1710