基于cpld的高精度时间间隔测量系统的设计.doc

工业的发展对时间测量精度的要求越来越高,传统的精密时间测量技术大致有以下几种方法:直接计数法、扩展法、时间幅度转换法、游标法。微电子技术的发展,为高集成度、低功耗、高分辨率的TDC提供了可能。电子学方法实现高精度时间测量的技术和原理有多种,从测量范围和测量精度上看,可以分为两大类,一类是高精度的时间测量,其测量分辨率最高可以达到几个皮秒量级,但该类时间测量电路其动态范围一般比较低;另一类为大动态范围高精度时间测量电路。不同的应用场合对时间测量范围和测量精度提出了不同的要求。本文介绍了一种比较折中的方法,即在低动态范围与大动态范围均可得到较佳结果的非门延迟法,此方法为时间数字化(TDC)的一种。。抽头延迟线法,也叫时延法。从概念上说,它比较简单。在早期,用同轴线来实现延迟线,但是为了实现高精度测量,需要数目众多的抽头,因而电路庞大,使得这个技术在当时无法推广。随着半导体技术的发展,特别是大规模集成电路的发展,这种方法被移植到集成电路上,得到迅速推广。抽头延迟线是由一组延迟单元组成的,理论上这组延迟单元传播时延相等,都为?子。而时间间隔的测量就是通过关门信号Stop对开门信号Start在延迟线中的传播进行采样实现的。抽头延迟线法的结构多种多样,下面以其中一种为例介绍[1],[2]。图1是由专用的延迟单元和采样单元实现抽头延线法的电路原理图。一个延迟时间为τ的单元,总是配合一个触发器FF(Flip-Flop)。这里FF是上升沿触发而非电平触发,时间间隔T开始时Start的上升沿在延迟线中传播,结束时用Stop的上升沿对触发器进行采样。触发器电平为高时最高位的位置就决定了测量结果,通过译码实现从时间到数字的转换。但要实现精确测量,输入触发器时钟端的Stop信号的时滞必须很小[4]。该方法原理简单,但所设计传输门的长度随测量时间长度的增加而增加,长延迟线的制作和性能不能得到很好的保证,因此这种技术常常只是作为内插的基础。在此技术基础上设计改进的方法有锁相环(PLL)法[5]、延迟锁定环(DLL)法、延迟锁定环阵列、进位链延迟法等,在各种设计中都得到一定的应用。但此类方法设计较复杂,需要仔细的布局布线以保证所有单元的延迟相同以及每个单元的输出互连电容匹配,且应充分考虑环路的稳定性。,非门是工艺结构最简单的一种门电路[3],在不考虑工艺差别的情况下,电流通过一个门电路所用的时间应为最短,本文选择非门电路作为传输线的延迟。结构如图2所示。为了减少延迟线长度,降低设计复杂度,利用数字电路中奇数个非门通过自身延迟则可组成一个闭环振荡器的结论,在该振荡器的基础之上设计出一个时间测量电路。启动信号Start高电平触发,启动非门振荡器振荡输出高频频率信号,该信号经过多次分频后进入频率计数器。当停止信号Stop进入时,触发停止振荡器并锁存振荡器、分频器、计数器结果信号。该振荡器、分频器、计数器结果信号进行合成计算后即可得到时间值。由于CMOS门延时振荡器与工艺参数、供电电压和温度高度相关,因此这样的振荡器需要经常校准以减小误差。该电路中设计了校准电路,,。,启动测量基准时钟电路,测量两个上升沿之间的时差,结果存储在结果寄存器中,则单个门延迟的平均时间τ为:M1:频率计数器值M2:分频值M3:振荡环所计值X1:分频次数X2:振荡环非门数通过内部运算即可得到单个门延迟的平均时间。在每次测量前先测量基准时钟,再测量需测时间则可得到较佳的精度,该电路在不同的CPLD芯片中得到的延迟时间不同,在ALTEAR公司的MAXII系列中的EMP570T-100C5大约为250ps。,仿真结果如图3所示。基准时钟上升沿触发启动振荡器,振荡输出频率约为750MHz的时钟信号,经过多次分频后进入频率计数器。频率计数器计数结果为(0x057B),级联分频器分频值为(0b1001),振荡环所计值为(0b101)。。用频率为4MHz的待测时钟信号通过该电路,仿真结果如图4所示。频率计数器计数结果为(0x000B),级联分频器分频值为(0b0111),振荡环所计值为(0b101)。两个高电平之间的时间差为T=(M1×X1×2×X2+M2×2×X2+M3)×τ(ps);。与理论值的差为-。仿真实验显示,该设计的分辨率优于25