FPGA通信设计基础 第六章 编译码模块设计.ppt

FPGA通信设计基础_第六章 编译码模块设计,传送的数字基带信号(一般是一个数字序列)由于载有的信息,在时间上往往是不平均的(比如数字化的语音信号),对应的数字序列编码的特性不利于数字信号的传输。我们可以通过对数字基带信号预先进行“随机化”(加扰)处理,使得信号频谱在通带内平均化,改善数字信号的传输;在接收端进行解扰操作,恢复到原来的信号。育扳壶站罐官民蒂常畔膏泵加客劝用毙恳独锻咐镑禄赣受胰大玫洲挎潘台FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计伪随机序列广泛应用于这类加扰、解扰操作中。下面以一类伪随机序列——m序列为例,用DSPBuilder构建一个伪随机序列发生器。,是一种比较常见的伪随机序列发生器,可由线性反馈寄存器(LinearFeedbackShiftRegisters,LFSR)来产生。如图5-1所示。务驱蜜凌咬呼诗预今悬继***鞍菩秩臻腮第痰播藩钮荣起瘟类涉尉热志冰兴FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计图5-1线性反馈移位寄存器的构成敌轰旨将虚洗猿湃儒钨肮掉讹坠烘案哗元金铀凹因种壳佑炭反硫磕怒鸡姚FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计图5-1中涉及的乘法和加法都是指模二运算中的乘法和加法,即逻辑与和逻辑异或。要产生最长的线性反馈移位寄存器序列的n级移位寄存器,其特征多项式必须是n次本原多项式。比如,,利用DSPBuilder构建一个伪随机序列发生器。图5-2显示了上式的DSPBuilder模型表示。这里采用相连的延时单元组作为移位寄存器,用异或(XOR)完成模二加运算,输出为mout。帝鹤缎拄聋邯赴脉瀑拿采季息诛觉汤履威脉柱阻横银咏净尸泉便践袭努恼FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计图5-2m序列发生器模型瑚蕊劳赁芍扛钝榴颠茅肛湍饯室搭鲤讳六讥芋癣盲屉沏鸣绑缮竭犯呐婿彭FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计不过图5-2所示的电路可能无法正常工作,这是由于DSPBuilder默认的延时单元在开始工作时存储内容为0,而对于m序列来说,起始序列为全0,那么根据多项式,输出序列将为全0,全0序列不是正常的m序列。因此只要起始时寄存器中有一个为1,m序列就可以正常输出。为此,对图5-2的模型进行修改,修改后的模型见图5-3所示。对图5-3的模型进行仿真,可得到一个伪随机序列,如图5-4所示。对质沸屁腺勾粹视命北幸格胯桅莆缠锣爷蝎宁盔长翻葡躯燥幽宗将踩蜗偶FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计图5-3修改后的m序列发生器模型沤蜕蜒棠陇象涟矢腹秘嵌勃说秀暴刽离捏楷师挂筐乾副另肝谤探狠乌刷铰FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计图5-4m序列发生器的Simulink仿真结果硝萝孰药热溅掖恼败憾隅彝吵设茎径罚贬韶呸汁淤寝楼党圈为氓炳潘丢陶FPGA通信设计基础_第六章编译码模块设计FPGA通信设计基础_第六章编译码模块设计