第5章 硬件描述语言.ppt

第5章 硬件描述语言.ppt学****要求:了解VHDL语言的基本特性,;计算机辅助画图(CAD);使用简单HDL描述逻辑表达式,以便使用PLD器件;使用“汇编”式HDL,具有像“if-then-else”和“case”一类较复杂的语句;使用VHDL和Verilog描述与模拟复杂的数字电路或系统;使用VHDL和Verilog描述、模拟与综合复杂数字电路或系统。为什么要用HDL?(续)设计流程前端步骤:在方框图层次上描述基本方法和构件块,无“电路”意味分层,画方框图:系统规划编码:系统功能描述编译:检查语法错误模拟:(续)设计流程后端步骤:基本方法和构件块物理实现的描述,与目标技术相关联综合:生成目标技术中(如PLD)使用的基本元素和部件的集合拟合:基本元素和部件的物理描述,包括位置、尺寸大小。定时验证::描述电路的外部特性,即输入与输出,以便与其它模块联系;结构:描述模块内部的结构或模块的行为;VHDL允许一个实体对应多种结构。mode(信号方向):in—输入,out—输出,inout—输入/输出,buffer—(续)、常量和数组类型VHDL程序中的所有信号、变量和常量都必须有相关的“类型”;VHDL是一种“强类型”语言,不支持类型的自动转换。bit:a1-bitvaluerepresentingawire('0'or'1')bit_vector:anarrayofbitsstd_logic:representsadigitallogicvalue('U','X','0','1','Z',‘W',‘L',‘H',‘-')std_logic_vector:anarrayofstd_logic(bus)physical:time,voltage,:similartopointersinCfile:forreadingandwritingdiscfilesseveritylevel(严格、严厉、激烈)realintegerenumerated(列举的),VHDL函数接收一些参数,返回一个结果,每个参数和结果都有一个预定义类型。(续)ponentconcurrentsignalassignmentconcurrentconditionalsignalassignmentselectivesignalassignmentprocessstatement互相连接的元件都在同时互相影响,并不按特定的、顺序的时间步骤进行。在VHDL结构体中,若最后的语句更新了由第一个语句使用的信号,那么模拟器将回到第一个语句,并根据刚刚改变的信号更新其结果,直到被模拟的电路稳定下来为止。设X的初值为1,则顺序语句X<=0;Y<=X将导致Y=0而Y<=X;X<=0将导致Y=1若为并发语句,则两种结果相同,且Y=)语句的VHDL结构体通常称为结构描述(structuraldescription)或结构设计(structuraldesign),它定义了实现实体的信号与实体的精确互连结构。Date10