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PCB高频布线基本知识模板.doc


文档分类:汽车/机械/制造 | 页数:约21页 举报非法文档有奖
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:高频电路的定义*在数字电路中,是否是高频电路取决于信号的上升沿和下降沿,而不是信号的频率。公式:F2=1/(Tr×π),Tr为信号的上升/下降延时间。*F2>100MHz,就应该按照高频电路进行考虑,下列情况必须按高频规则进行设计–系统时钟频率超过50MHz–采用了上升/下降时间少于5ns的器件–数字/模拟混合电路*逻辑器件的上升/下降时间和布线长度限制上升/下主要谐波频谱分布最大传输线最大传输降时间 Tr分量          F2=1/Fmax=10*距离(微带)线距离(微带线)πTr   F2  74HC       13-15ns24MHz  240MHz117cm 91cm74LS          34MHz 340MHz  74H           4-6ns 80MHz 800MHz 35 2874S           3-4ns 106MHz 27 2174HCT      5-15ns64MHz 640MHz 45 3474ALS     2-10ns160MHz 18 1374FCT      2-5ns 160MHz 18 1374F          212MHz  ECL12K    212MHz  ECL100K 424MHz  6 5传统的PCB设计方法效率低:原理图,传统的设计方法设计和输入布局、布线没有任何质量控制点,制作PCB每一步设计都是凭经验,发现问题就必须从头开始,功能、性能测试问题的查找非常困难信号完整性问题:反射问题:传输线上的回波。信号功率(电压和电流)的一部分传输到线上并达到负载处,但是有一部分被反射了。多点反射反射原因:*源端与负载端阻抗不匹配*布线的几何形状*布线的走向,过孔*不正确的线端接*经过连接器的传输*电源平面的不连续等。串扰问题:*串扰:两条信号线之间的耦合*当线路以一定的距离彼此靠近时,会出现这种情况。*容性耦合引发耦合电流*不需要的变压器的原线圈和次级线圈之间的信号耦合*感性耦合引发耦合电压。串扰问题:PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。*电容和电感的串扰随负载阻抗的增加而增加,因此所有易受串扰影响的线路都应当端接线路阻抗。减少容性串扰的方法:*分离信号线路,可以减少信号线路间电容性耦合的能量。*利用地线分离信号线路,可以减少电容的耦合。为了提高有效性,地线应每隔λ/4英寸与地层连接。(λ波长是指信号在单位时间传送的距离。)///////////////////////////一般原则:每2-5cm打过孔。容性串扰的仿真结果============减少感性串扰的方法*为了解决电感的串扰问题,应当尽可能地减小环路的大小。*通过避免信号返回线路共享共同的路径这种情况,也可以减少电感串扰、过冲和振荡*过冲(overshoot):过冲能够引起假时钟或总线数据读/写错误。*振荡(ringing):振荡的现象是反复出现过冲和下冲。信号的振荡和环绕振荡由线上过度的电感和电容引起,振荡属于欠阻尼状态而环绕振荡属于过阻尼状态。振荡可以通过适当的端接予以减小,但不可能完全消除。时延:一组总线内各信号线的不同时延时钟与信号:尽可能保证宽的窗口///////////////////////////电磁兼容性问题*电磁干扰(EMI)问题,形成天线效应*密集过孔(如BGA封装器件)*大型接插件(特别是背板)。注意:在元件面的两个平行放置的电感会构成变压器。不合理的回流路径导致EMI地电平面不完整引起的EMI地电平面的不完整会引起大的EMI不考虑地电平面不完整情况的仿真是不精确的///////////////////////////电源完整性问题*大功率高速器件:需要很大的瞬态电流*地层、电源层不完整:、过孔 *滤波电容:、容量、布局、电源滤波电容的选择:系统既有高频噪音也有低C0G(非铁磁的)类型的频噪音,、小ESL器件、///////////////////////////原理图设计规范信号完整性及电磁兼容性考虑PCB完成后原理图与PCB的对应一般规则和要求*按统一的要求选择图纸幅面、图框格式、电路图中的图形符号、文字符号。*应根据该产品的电工作原理,各元器件自右到左,自上而下的排成一列或数列。*图面安排时,电源部分一般安排在左下方,输入端在右方,输出在左方。*图中可动元件(如继电器)的工作状态,原则上处于开断,不加电的工作位置。*将所有芯片的电源和地引脚全部利用。///////////////////////////信号完整性及电磁兼容性考虑*对输入输出的信号要加相

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  • 上传人梅花书斋
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  • 时间2019-12-06