西工大数字集成电路实验四、译码器的设计及延迟估算.doc

数字集成电路 实验报告西北工业大学2014年5月21日星期三实验四、译码器的设计及延迟估算1、设计译码器并估算延迟设计一个用于16bit寄存器堆的译码器,每一个寄存器有32bit的宽度,每个bit的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。提示:可以首先假定每一级的逻辑努力为1,考虑到存在四输入的与非门也可考虑假设总的逻辑努力为2,从而确定译码器的级数。译码器的结构可参考典型的4-16译码器假定4个寄存器地址位的正反8个输入信号,每个信号的输入负载可以等效为10。确定译码器的级数,并计算相关逻辑努力,以此来确定每一级中晶体管的尺寸(相当于多少个单位化的晶体管)及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。答:,假定每一级的逻辑努力:G=1,又因为分支努力(每个信号连接8个与非门):,路径努力所以,使用最优锥形系数就可得到最佳的电路级数,故N取3级。因为逻辑努力:;路径努力:则使得路径延时最小的门努力。所以:第一级晶体管尺寸为10;故第二级晶体管尺寸为;第三级尺寸为;故延迟为:如果在四个寄存器地址输入的时候,只有正信号,反信号必须从正信号来获得。每个正信号的输入的等效负载为20,使用与①中同样的译码结构,在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。答:因为输入时通过两级反相器,使这两个反相器分摊原来单个反相器的等效扇出,将两级反相器等效为一级,故其逻辑努力,故所以:第一级尺寸为:第二级尺寸为:第三级尺寸为:第四级尺寸为:正信号通路的延迟为:反信号通路情况与上问相同,延迟为s译码器和寄存器堆的连接情况(Output输出为1的一行寄存器被选中)2、根据单位反相器(NMOS:W==:W==),设计出实际电路,并仿真1题中第一问的路径延迟。仿真结果如下:手工测量结果为:tp=-08 为了简单起见,所有晶体管采用最小尺寸 代码如下:.TITLEEXERCISE4CMOSINVERTER(Thefirst).==2limpts=30000method=gear*ingold:输出数据格式limpts:AC分析中设置总点数method:=2imax=20gmindc=-12*lvltime:选择时间步长算法imax:最大时间步长gmindc:'C:\Eric\DigitalIntegratedCircuit\experiment3\'==========