基于d触发器的四位格雷码加1计数器的设计说明.doc

大作业4----基于D触发器的四位格雷码加1计数器的设计一、状态图Q4Q3Q2Q10000011000100011000111010111010101001100111110111010100111101000Q4Q3Q2Q1000111100000011100110100000100110100111110001100100101111010011001100**********Q4(t+1)Q3(t+1)Q2(t+1)Q1(t+1)化简得到:Q4(t+1)=Q4Q1+Q4Q2+Q3Q3(t+1)=Q2+Q3Q1+Q3Q2(t+1)=Q2+Q1+Q4Q3Q1Q1(t+1)=+Q3Q2+Q4Q3+Q4Q2根据D触发器的特性方程Q(t+1)=D,可得4个激励方程得D4=Q4+Q3D3=Q2+Q3D2=Q2+Q1(Q4⊙Q3)D1=(Q3⊙Q2)+Q4(Q3⊕Q2)=Q4⊕(Q3⊙Q2)二、仿真1、原理图2、编译原理图3、波形仿真4、波形编译5、设定I/O6、生成逻辑符号三、增加异步清零和计数使能增加两个输入端,clr和EN,为1时两个端口有效。四、代码moduleA(cp,state);parameterS0=4'b0000,S1=4'b0001,S2=4'b0011,S3=4'b0010,S4=4'b0110,S5=4'b0111,S6=4'b0101,S7=4'b0100,S8=4'b1100,S9=4'b1000;inputcp;output[4:1]state;reg[4:1]state;always@(posedgecp)case(state)S0:state<=S1;S1:state<=S2;S2:state<=S3;S3:state<=S4;S4:state<=S5;S5:state<=S6;S6:state<=S7;S7:state<=S8;S8:state<=S9;S9:state<=S0;defaultstate<=S0;endcaseendmodule五、总结