D锁存器版图设计实验报告.doc

D锁存器版图设计实验报告第一章:。通过集成电路版图设计,将立体的电路系统转变为二维平面图形。利用版图制作掩模板,就可以由这些图形限定工艺加工过程,最终还原为基于半导体材料的立体结构。以最基本的MOS器件为例,工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。按照电路设计的要求,在版图中用不同图层分别表示这些结构层,画好各个图层所需的图形,图形的大小等于工艺生产得到的器件尺寸。正确摆放各图层图形之间的位置关系,绘制完成的版图基本就是工艺生产出的器件俯视图。器件参数如MOS管的沟道尺寸,由电路设计决定,等于有源区与栅极重叠部分的尺寸。其他尺寸由生产工艺条件决定,不能随意设定。在工艺生产中,相同结构层相连即可导电,而不同结构层之间是由氧化层隔绝的,相互没有连接关系,只有制作通孔才能在不同结构层之间导电。与工艺生产相对应的版图中默认不同图层之间的绝缘关系,因此可以不必画氧化层,却必须画各层之间的通孔。另外,衬底在版图设计过程中默认存在,不必画出。而各个N阱、P阱均由工艺生产过程中杂质掺杂形成,版图中必须画出相应图形。(网表)的精确的物理描述的过程,而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。版图设计得好坏,其功能正确与否,必须通过验证工具才能确定。版图的验证通常包括三大部分:设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的芯片设计才进行制版和工艺流片。设计规则的验证是版图与具体工艺的接口,因此就显得尤为重要,Cadence中进行版图验证的工具主要有dracula和diva。Dracula为独立的验证工具,不仅可以进行设计规则验证(DRC),而且可以完成电学规则验证(ERC)、版图与电路验证(LVS)、寄生参数提取(LPE)等一系列验证工作,功能强于Diva。,它几乎可以完成电子设计的方方面面,包括ASIC设计、FPGA设计和PCB板设计。Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence包含的工具较多几乎包括了EDA设计的方方面面。第二章:D锁存器的介绍锁存器(latch)---对脉冲电平敏感,在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,当锁存器处于使能状态时,输出才会随着数据输入发生变化。简单地说,它有两个输入,分别是一个有效信号EN,一个输入数据信号DATA_IN,它有一个输出Q,它的功能就是在EN有效的时候把DATA_IN的值传给Q,也就是锁存的过程。时序波形图如下所示;第三章:,查看是否满足锁存器的功能。原理图如下:时序仿真波形图如下:由上图可知满足D锁存器的功能,原理图无误。接下来绘制晶体管级的电路图。,原理图如下所示利用candence软件绘制,。仿真波形图如下IN1与IN2为输入,out为输出,则由波形图可知实现了二输入与非门的功能,因此电路正确。,以便后面调用画D锁存器。3(以上面的symbol为基础,画出完整电路它的时序仿真图如下所示:“D”为输入端,“clk”为使能端,“Q”为输出端,根据锁存器的原理可知,在clk为高电平的时候把D的值传给Q。因此由波形图可知电路正确。:两个MOS管的开启电压VGS(th)P<0,VGS(th)N>0,通常为了保证正常工作,要求VDD>|VGS(th)P|+VGS(th)N。若输入vI为低电平(如0V),则负载管导通,输入管截止,输出电压接近VDD。若输入vI为高电平(如VDD),则输入管导通,负载管截止,输出电压接近0V。综上所述,当vI为低电平时vo为高电平;vI为高电平时vo为低电平,电路实现了非逻辑运算,是非门——反相器。步骤:(1)打开cadence软件,进入系统,双击名为“”的图标;会出现以下窗口(2)新建:File?New?Library;在弹出的窗口中输人名字“dff”然后进行选择Library的类型为“NCSU_TechLib_tsmc02”(3)继续新建:File?New?Cellview?在Cellname中输人“fxq”弹出******@SchematicEditing:dfffxqschematic的对话框,画出