Verilog HDL语言.ppt

VerilogHDL复杂数字系统设计南通大学电子信息学院本课程主要内容数字系统实例:PU例1:一个挂在总线上的8位寄存器。moduleregister0(db,nce,nwe);inout[7:0]db;inputnce,nwe;reg[7:0]q;assigndb=(nce||(!nwe))?8'bzzzzzzzz:q;always@(posedgenwe)beginif(nce==0)q<=db;endendmodule复****例2:带有异步清零端的同步4位二进制加法计数器module ncounter(rst,clk,q);input rst,clk;output [3:0]q;reg [3:0]q;always @(posedgeclkornegedgerst)if(!rst)q<=0;elseif(q==15)q<=0;elseq<=q+1;endmodule同步清零?例3:分频器的设计module nfrequency(rst,clk,q);input rst,clk;output [3:0]q;reg [3:0]q;always @(posedgeclkornegedgerst) if(!rst) q<=0; elseif(q==15)//可以实现16分频 q<=0; else q<=q+1;endmodule同步清零?其它分频系数?例4:**********序列检测器moduleshift(q,s,d,clk);output[11:0]q;outputs;inputd;inputclk;reg[11:0]q;regs;always@(posedgeclk)begin q<=q<<1;q[0]<=d;endalways@(posedgeclk)if(q==12'b**********) s<=1;elses<=0;endmodule例5:设计一个容量为1kB的RAM。modulememory(d,a,we,rd);inout[7:0]d;input[9:0]addr;inputwe,rd;wire[7:0]q;assignd=rd?q:8’hzz;lpm_ram_dp0ram0(d,a,a,we,rd,q);:Y=ABC+DE+-4译码器。,中断请求输入线INTR0—INTR15中INTR15优先权最高。试设计一个中断优先权编码器。当有中断请求时,INT=1,同时输出中断请求输入线的编码V;否则INT=0,V的输出任意。,输入为A、B、CIN、M,输出为OUT和COUT。当M=0时执行加法运算,M=1时,执行减法运算。,要求占空比1:1。。。。时钟信号为clk,同步清0信号为rst。clk上升沿时刻,当inc=1计数器加2,当dec=1计数器减1,其它情况时计数器保持不变。。,当d=0时右移,d=1时左移。。×24bit的RAM。其双向数据线为D[0:23],地址线为A[0:12],写信号为new(低电平有效),读信号为nrd(低电平有效)。、深度为8层的堆栈。。s0s1s2s3s411/00?/010/101/000/11?/01?/000/001/100/01?/01?/010/100/001/1?1/0