制造与封装对器件电性的影响.ppt

制造与封装对器件电性的影响极管击穿电压和饱和三压降MOSFET的电气特性表面态对器件性能的影响封装对器件电性的影响席玻判淤踪低燎泞鸥帝卜怠宠汽移蓉愤初段育暴霖噬力潘街栓钦哀贞征拓制造与封装对器件电性的影响制造与封装对器件电性的影响1、反向击穿电压BVCBO、BVCEO和BVEBO外延片制作的双极晶体管的反向击穿电压VB(一般指BVCEO或BVCBO)既与外延层电阻率ρc有关,结的曲率半径和也与表面状况等因素有关。当高阻集电区厚度Wc小于BVCBO所对应的势垒宽度xmB时,VB还与WC有关。所以提高晶体管反向耐压可采取提高ρc、WC,减小二氧化硅中表面电荷密度,采用圆角基区图形,深结扩散、甚至采用台面结构、扩展电极或加电场限制环等措施。BVCBO是共基晶体管在发射极开路时输出端C—B间的反向击穿电压。BVCEO是共射晶体管在基极开路时输出端C—E间的反向击穿电压。实际测试中的规定为:BVCBO——发射极开路,集电极电流为规定值时,C—B间的反向电压值。BVCEO——基极开路,集电极电流为规定值时,C—E间的反向电压BVEBO——集电极开路,发射极电流为规定值时,E—B间的反向电压值。三极管击穿电压和饱和压降碾敞沸肯漏削琢迅陀簇肘昌隅蹄山购拈芦亡椽齿口琼悬姨暑冶诸***溉线爷制造与封装对器件电性的影响制造与封装对器件电性的影响2、饱和压降VCES和正向压降VBESVCES和VBES是功率管的重要参数,对开关管尤其重要。VCES是共射晶体管饱和态时C—E间的压降。VBES是共射晶体管饱和态时B—E间的压降。一般硅管的VBES=~,锗管的VBES=~。VCES的大小与衬底材料和测试条件有一定的关系。VBES与芯片表面的铝硅接触情况有关,铝硅合金不好,或光刻引线孔时残留有薄氧化层都会导致VBES过大。反向电流ICBO、ICEO和IEBO晶体管的反向电流ICBO、ICEO和IEBO也叫反向截止电流或反向漏电流。其中ICEO又叫反向穿透电流。反向电流对晶体管的放大作用没有贡献,白白消耗一部分电源功率,影响晶体管工作的稳定性。因此,反向电流愈小愈好。ICBO——发射极开路,C—B间反压为规定值时的反向电流;ICEO——基极开路,C—E间反压为规定值时的反向电流;IEBO——集电极开路,E—B间反压为规定值时的反向电流。:(1)β线性不好β线性不好有以下几方面:①小注入时β过小,图1。此时的特点是小注入时特性曲线密集。它的产生原因是基区表面复合严重、发射结势垒复合较强、发射结表面漏电大。②大注入时β过小,图2。此时的特点是大注入时特性曲线密集。它的产生原因是基区电导调制效应和有效基区扩展效应。(2)特性曲线分散倾斜图3此时的特点是零线较平坦,其它曲线分散倾斜。产生原因是基区掺杂浓度过低,宽度过窄,导致基区宽(调)变效应严重。(3)反向漏电流大反向漏电流大有两方面:①沟道漏电如图4。沟通漏电的特点是起始电流大,零注入曲线升高。它产生的原因是二氧化硅中正电荷密度过大,导致晶体管P区表面反型,出现n型沟道。②反向漏电大图5。反向漏电大的特点是特性曲线全部倾斜。产生的原因是表面吸附有大量杂质离子、原材料缺陷多、势垒区附近有大量杂质沉积和大量重金属杂质沾污。甩纽肆拭叔胳白砂郸兆腹嫂途掷讹熄梯弟刺陕陋卡免烈粮醇沼派潦济靠割制造与封装对器件电性的影响制造与封装对器件电性的影响(4)击穿特性差击穿特性差有如下表现。①管道型击穿图6。管道型击穿的特点是击穿曲线像折线或近似折线。它产生的原因是形成的基区光刻小岛,有p—n结尖峰、材料中有位错集中点或表面有破坏点等形成的基区局部穿通,硼扩前表面有n型杂质和灰尘沾污形成的基区反型杂质管道等。②硬低击穿图7。硬低击穿的特点是击空特性硬,击穿电压低。产生的原因与管道型击穿类似。如集电结有缺陷集中点或局部损伤以至断裂;基区大面积穿通或存在大的反型杂质管道。③软击穿图8。软击穿的特点是反向漏电大,没有明显的击穿点。产生原因与反向漏电大相同。(5)饱和压降大图9(a)、(b)饱和压降大分两图说明。图9(a)特点:曲线上升部分不陡或浅饱和区宽。原因:ρc、Wc过大,导致rcs过大或在低压下集电结势垒区载流子达不到极限散射速度;基区掺杂浓度很低时也会导致VCES增大。图9(b)特点:低电压下曲线上升很缓慢,其它部分较正常,俗称“有小尾巴”。原因:烧结条件掌握不好,管芯与管座接触电阻rcbn过大。汁趁立边霖椽以趣由憎涛冻充膏倒之又戳圈橙甘依潦企押铭阑刺拄汇心陌制造与封装对器件电性的影响制造与封装对器件电性的影响图1小注入时特性曲线密集图2大注入时