eda-veriloghdl试题【可参考】.doc

一、填空题(10分,每小题1分)。。,自顶向下的设计方法更多的被应用于VerilogHDL设计当中。。,不完整的条件语句将产生时序电路。=,非阻塞性赋值符号为<=。二、选择题(10分,每小题2分)、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是C。;;,在每次上电后必须进行一次配置;,MAX7000系列属FPGA结构。:原理图/HDL文本输入→综合→_____→→适配→编程下载→硬件测试。正确的是B。①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A.③①B.①⑤C.④⑤D.④②,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化B。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥,____A______是不合法的标识符。,不属于并行语句的是:、EDA名词解释(10分)写出下列缩写的中文含义:ASIC:RTL:FPGA:SOPC:CPLD:LPM:EDA:IEEE:IP:ISP:四、简答题(10分)(本题4分)。?有何区别?有限状态机的状态编码风格主要有哪三种?FSM的三段式描述风格中,三段分别描述什么?(本题6分)五、程序注解(20分,每空1分)moduleAAA(a,b);outputa;input[6:0]b;reg[2:0]sum;integeri;rega;always@(b)beginsum=0;for(i=0;i<=6;i=i+1)if(b[i])sum=sum+1;if(sum[2])a=1;elsea=0;endendmodule本程序的逻辑功能是:。四、VerilogHDL语言编程题(1、2小题10分,3小题20分)要求:写清分析设计步骤和注释。、输出的8位全加器。端口:A、B为加数,CI为进位输入,S为和,、异步置位的D触发器。端口:CLK为时钟,D为输入,CLK为清零输入端,SET为置位输入端;Q输出端。。端口设定如下:输入端口:CLK:时钟,RST:复位端,EN:时钟使能端,LOAD:置位控制端,DIN:置位数据端;输出端口:COUT:进位输出端,DOUT:计数输出端。一、填空题(每空2分,共20分)1、ASIC2