vhdl数字时钟设计.doc

1 数字时钟设计一、题目分析 1 、功能介绍 1)具有时、分、秒计数显示功能,以 24小时循环计时。 2)时钟计数显示时有 LED 灯的花样显示。 3)具有调节小时、分钟及清零的功能。 4)具有整点报时功能。 2 、总体方框图数字时钟控制单元使能端信号输出信号复位信号 LED 显示 CLK 信号 3 、性能指标及功能设计 1)时钟计数:完成时、分、秒的正确计时并且显示所计的数字;对秒、分—— 60进制计数,即从 0到 59循环计数,时钟—— 24进制计数,即从 0到 23循环计数,并且在数码管上显示数值。 2)时间设置:手动调节分钟、小时,可以对所设计的时钟任意调时间,这样使数字钟真正具有使用功能。我们可以通过实验板上的键 7和键 4 进行任意的调整,因为我们用的时钟信号均是 1HZ 的,所以每 LED 灯变化一次就来 2 一个脉冲,即计数一次。 3)清零功能: reset 为复位键,低电平时实现清零功能,高电平时正常计数。可以根据我们自己任意时间的复位。 4 )蜂鸣器在整点时有报时信号产生,蜂鸣器报警。产生“滴答. 滴答”的报警声音。 5) LED 灯在时钟显示时有花样显示信号产生。即根据进位情况, LED 不停的闪烁,从而产生“花样”信号。二、选择方案 1 、方案选择方案一:根据总体方框图及各部分分配的功能可知,本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法,子模块利用 VHDL 语言设计,顶层文件用原理图的设计方法。显示:小时采用 24进制,而分钟均是采用 6进制和 10进制的组合。方案二:根据总体方框图及各部分分配的功能可知,本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法,子模块利用 VHDL 语言设计,顶层文件用原理图的设计方法。显示:小时采用 24进制,而分钟和秒均 60进制。终上所述,考虑到试验时的简单性,故我选择了方案二。三、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图: 3 数字时钟控制单元时调整分调整使能端信号 CLK 信号时显示分显示秒显示 24 进制 60 进制 60 进制 LED 显示整点报时花样显示四、编写程序、仿真和分析 1 、秒计数器 1) VHDL 语言描述程序见附录 2 )秒计数器的仿真波形图 3 )波形分析利用 60 进制计数器完成 00到59 的循环计数功能,当秒计数至 59 时,再来一个时钟脉冲则产生进位输出,即 enmin=1 ;reset 作为复位信号低电平有效, 4 即高电平时正常循环计数,低电平清零。因为这种 60进制的 VHDL 语言是很好写的,它并不复杂,再说我们必须要学会这些基本的硬件语言的描写。 2 、分钟计数器 1) VHDL 语言描述程序见附录 2 )分钟计数器的仿真波形图 3 )波形分析小时计数模块利用 24 进制计数器,通过分钟的进位信号的输入可实现从 00 到23的循环计数。 3 、小时计数器 1) VHDL 语言描述程序见附录 2 )小时计数器的仿真波形图 3 )波形分析小时计数模块利用 24 进制计数器,通过分钟的进位信号的输入可实现从 00 到23的循环计数。 4 、整点报时报警模块 1) VHDL