第5章 VHDL 状态机 EDA技术与VHDL课件.ppt

EDA EDA 技术与技术与 VHDL VHDL 第5章 VHDL VHDL 状态机状态机 K K X 康芯科技 K K X 康芯科技 状态机设计相关语句 类型定义语句 TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型;或 TYPE 数据类型名 IS 数据类型定义; TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; TYPE week IS (sun , mon , tue , wed , thu , fri , sat) ; TYPE m_state IS ( st0 , st1 , st2 , st3 , st4 , st5 ) ; SIGNAL present_state , next_state : m_state ; TYPE BOOLEAN IS (FALSE , TRUE) ; K K X 康芯科技 状态机设计相关语句 类型定义语句 TYPE my_logic IS ( '1' ,'Z' ,'U' ,'0' ) ; SIGNAL s1 : my_logic ; s1 <= 'Z' ; SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围; SUBTYPE digits IS INTEGER RANGE 0 to 9 ; K K X 康芯科技 状态机设计相关语句 状态机的优势 ; ,设计方案相对固定; 3、状态机容易构成性能良好的同步时序逻辑模块; 4、与 VHDL 的其他描述方式相比,状态机的 VHDL 表述丰富多样、程序层次分明,结构清晰,易读易懂;在排错、修改和模块移植方面也有其独到的好处; 5、在高速运算和控制方面,状态机更有其巨大的优势。 6、高可靠性。 K K X 康芯科技 状态机设计相关语句 状态机结构 1. 说明部分 ARCHITECTURE ...IS TYPE FSM_ST IS (s0 ,s1 ,s2 ,s3); SIGNAL current_state, next_state: FSM_ST; ... K K X 康芯科技 状态机设计相关语句 状态机结构 2. 主控时序进程图 5-1 一般状态机结构框图 K K X 康芯科技 状态机设计相关语句 状态机结构 3. 主控组合进程 4. 辅助进程 K K X 康芯科技【例 5-1 】 LIBRARY IEEE; USE ; ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); -- 数据类型定义,状态符号化 SIGNAL current_state, next_state: FSM_ST;-- 将现态和次态定义为新的数据类型 BEGIN REG: PROCESS ( reset,clk ) -- 主控时序进程 BEGIN IF reset = '1' THEN current_state <= s0;-- 检测异步复位信号 ELSIF clk ='1' AND clk'EVENT THEN current_state <= next_state; END IF; END PROCESS; COM:PROCESS(current_state, state_Inputs) -- 主控组合进程(接下页) K K X 康芯科技 BEGIN CASE current_state IS WHEN s0 => comb_outputs<= 5; IF state_inputs = "00" THEN next_state<=s0;