基于verilog数字钟设计报告.doc

课程设计目标熟悉并掌握verilog硬件描述语言熟悉quartus软件开发环境学会设计大中规模的数字电路,并领会其中的设计思想二、课程设计实现的功能设计一个数码管实时显示时、分、秒的数字时钟(24小时显示模式);可以调节小时,分钟。能够进行24小时与12小时的显示切换。可以设置任意时刻闹钟,并且有开关闹钟功能。有整点报时功能,几点钟LED灯闪亮几下。有复位按键,复位后时间从零开始计时,但闹钟设置时间不变。设计原理:1、总原理框图:译码显示模块切换12进制显示复位分钟校正小时校正分频模块计数模块 就是输出整点报时信号到达整点输出闹钟信号就是否到闹钟时间设置闹钟分钟设置闹钟小时模式选择模块就是各个子模块设计:(1)、分频模块:分频模块的作用主要就是要获得各种频率的时钟信号。输入信号为50MHZ的信号,要想获得1HZ的信号作为秒脉冲计时,则要对50MHZ信号分频。通过计数的方式,当计数从0开始到24999999时,1HZ信号取反一次,计数又从0开始,如此循环,就可以得到1HZ脉冲信号。对于其她信号也就是如此,只就是计数值不一样,得到的分频信号不同。部分代码如下:always@(posedge_50MHZornegedgenCR)beginif(~nCR)beginQ1<=32'd0;endelseif(Q1>=32'd24999999)beginQ1<=32'd0;_1HZ=~_1HZ;endelsebeginQ1<=Q1+1'd1;end、计数模块:秒计数:在1HZ脉冲下进行秒计时,当计时达到59秒后,在下一个脉冲来临变0,并发出一个脉冲信号,可供下面分钟计数作为输入脉冲信号计时。分钟计数:在输入脉冲下,分钟开始计时,当计时达到59后,在下一个脉冲来临变0,并发出一个脉冲,供小时计数的输入脉冲新号。小时计数:脉冲信号来临时,计数加1,达到23后在下一个脉冲的作用下清零,从新计时。如果有复位信号,则时分秒全部清零。部分代码如下:modulesecond(cp,reset,mode_flag,BT2,SH,SL,co);inputcp,reset,BT2;input[3:0]mode_flag;outputco=1'b0; //输出脉冲信号regco;output[3:0]SL,SH;//输出秒计时的十位、各位reg[3:0]SH,SL;reg[7:t;always@(posedgecpornegedgereset)beginif(!reset)begin//有复位,t<=8'd0;SH<=4'd0;SL<=4'd0;endelseif((mode_flag==4'b0010)&&(!BT2))begin//如果分钟调节,t<=8'd0;SH<=4'd0;SL<=4'd0;t==8'd59)//计时达到59,t<=8'd0;SH<=4'd0;SL<=4'd0;co<=1'b1;endelsebeginco=1't+8'd1;SL<=cnt%10;//秒十位SH<=cnt/10;//秒各位endendendendmodule分计时与小时计时代码与上述类似,不再举出。secondu4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1);minuteu5(co11,reset,MH24,ML24,co2);houru6(co22,reset,HH24,HL24);、模式选择模块:同过一个模式档按键MODE,按一下产生对应一种模式mode_flag,并且可以循环。在不同的模式下可以进行不同的操作。其中mode_flag=4'0000为正常显示计时,mode_flag=4'0001为小时调钟模式,mode_flag=4'00010为分钟调钟模,mode_flag=4'0011为闹钟小时设置模式,mode_flag=4'0100为闹钟分钟设置模式。模式产生:modulemode(MODE,mode_flag);inputMODE;output[3:0]mode_flag;reg[3:0]mode_flag;always@(negedgeMODE)begin//如果检测到有按键按下mode_flag=mode_flag+4'b1;//模式值加1if(mode_flag==4'b0101)//到最后一个模式后返回第一的模式mode_flag=2'b0;ndEndmodule模式选择:modulemode_choose(mode_flag,BT2,_250ms,co1,co2,set_co2,co11,co22,co111,co222);input[3:0]mode_flag;//输入模式方式,响应对应操作inputBT2,_250ms,co1,co2,set_co2;//调节按钮,时钟信号,正常计时分钟脉冲信号,