数电：电子时钟地设计.doc

电子时钟的设计一、课程设计题目与要求根据数字电子技术所学理论和知识,进行数字式电子时钟的设计,具体要求如下:1、基本功能■设计一个分秒计数器,并具有译码显示功能:其中时为24进制,分秒为60进制;■小时、分钟及秒可手动校准;■具有清理功能。2、扩展功能■实现整点报时功能,要求报时声响四低一高,报时声响持续一秒,间隔一秒,最后一响结束位整点。3、按要求完成设计报告要求。二、设计目的通过完成设计,巩固所学知识,锻炼分析、解决问题能力,知识综合应用能力,也培养知识应用于工程的意识。三、电路设计及其工作原理本电路共有五大模块,分别是:秒脉冲发生器,秒六十进制计数电路、分六十进制计数点、时二十四进制计数电路、手动校准电路、整点报时电路。现把电路图化整为零,分割成小块,逐步分析:(一)、秒脉冲发生器秒脉冲发生器是电子时钟的基本单元,由它产生时钟的基准信号,根据设计题目要求,此电子时钟显示时间最小单元为一秒,可见,基准信号频率应为1HZ。参考课本可知,由555定时器做成的多振荡器能产生稳定的脉冲信号,故有如下设计:秒脉冲发生器逻辑电路图:其中555时基电路的部等效电路可简化为如图(如下)所示的等效功能电路,显然,555电路含两个比较器C1和C2、一个触发器、一个驱动器和一个放电晶体管。两个比较器分别被电阻R1、R2和R3构成的分压器设定的⅔Vcc和⅓Vcc。参考电压所限定。为进一步理解其电路功能,并灵活应用555集成块,下面简要说明其作用机理。从图中可见,三个5kΩ电阻组成的分压器,使部的两个比较器构成一个电平触发器,上触发电平为⅔Vcc,下触发电平为⅓Vcc。在5脚控制端外接一个参考电源Vco,可以改变上、下触发电平值。比较器Cl的输出同或非门l的输入端相接,比较器C2的输出端接到或非门2的输入端。由于由两个或非门组成的RS触发器必须用负极极性信号触发,因此,加到比较器Cl同相端6脚的触发信号,只有当电位高于反相端5脚的电位时,RS触发器才翻转;而加到比较器C2反相端2脚的触发信号,只有当电位低于C2同相端的电位⅓Vcc时,RS触发器才翻转。通过上面对等效功能电路和CA555时基电路的部等效电路的分析,可得出555各功能端的真值表。555定时器部电路图:555电路引脚功能:其工作原理如下:①接通电源后,Vcc经R1、R2给电容C充电。由于电容上电压不能跃变,电源刚接通时,电容C上的电压小于1/,TRI(2端)和THR(6端)电平小于1/,555定时器部比较器C1输出高电平,C2输出低电平,即RD=1,SD=0,基本触发器置1,输出端输出端OUT(3端)为高电平,同时部晶体管TD截止,此时电容继续充电。②当电容C电压达到1/时,C1,C2均输出高电平,RS触发器保持原状态,输出端OUT(3端)为高电平电容C继续充电。③当电容C上电压达到2/时,C1输出低电平,C2输出高电平,触发器置零,此时555定时器部晶体管TD导通,输出端输出端OUT(3端)为低电平,DIS(7端)接地,电容C通过R2、晶体管放电,其放电时间T1=*R2C。④当电容放电直至其电压Vc降低到1/时,由于TRI(2端)和THR(6端)电平略小于1/,导致C1输出高电平,C2输出低电平,RD=1,SD=0,基本触发器置1,输出端 Q为高电平,同时部晶体管TD截止,此时电容又重复充电。⑤如此反复,电容C反复充放电,于是在OUT(3端)输出一个脉冲波。由电容C的充电时间T2=*(R1+R2)C与放电时间T1=*R2C可以计算出该脉冲的周期T=*(2*R1+R2)C。下面是便是Vc和输出端OUT(3端)电平的波形:把元件参数带入周期公式,可求出该输出脉冲的周期恰好是一秒。(二)、秒计时六十进制电路该电路模块使用了两块74160集成芯片,用于显示秒的高位和低位,下面是芯片74160的功能表:该模块逻辑电路图如下:电路分析如下:①低位芯片由于清零功能端CLR’、预置端LOAD、使能端ENP、ENT端接高电平,所以该低位芯片计数,一个上升沿到来计数就加一,当计数达到九时,进位端RCO为一,但这时高位片不能马上计数,需待下一个上升沿才能进位,所以运用到了图中偏右的D触发器。其作用是让RCO端输出的信号延迟一秒钟,即让低位片从九跳变为零时的一瞬间让高位片进一位。②高位芯片当低位发出的进位脉冲到来时,高位片计数,图中偏右的的与非门输入端为高位片的QC与QA,其作用是使高位片输出为0101(即5)时,使预置端为0,此时,由于同步置数的原因,状态5能保持一个进位脉冲,当显示为59时,过一秒,进位脉冲到来时,QD、QC、QB、QA就同步置数为0。③秒进分脉冲图中偏左的与门作用是当显示为59时,使偏左的D触发器输入为一,同时,该触发器使输出延迟一秒,即在显示从59跳变为00时进