数字逻辑EDA电子钟课程设计方案.doc

多功能数字钟设计说明::各模块电路功能如下:、分计数器、时计数器组成最基本地数字钟,,用于秒计数地时钟信号;分频出4HZ频率信号,用于校时、校分地快速递增信号;分频出64HZ频率信号,用于对按动“校时”,“校分”:一、系统功能概述已完成功能完成时/分/秒地依次显示并正确计数,利用六位数码管显示;时/分/秒各段个位满10正确进位,秒/分能做到满60向前进位,有系统时间清零功能;定时器:实现整点报时,通过扬声器发出高低报时声音;时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整;闹钟:实现分/时闹钟设置,:,、,:----;;;t_hisport(en,clk,clr:instd_logic;dout:outstd_logic_vector(7downto0);c:outstd_logic);t_h;t_hissignalt:std_logic_vector(7downto0);beginprocess(en,clk,clr)variablet:std_logic_vector(7downto0);beginifen='1'then--异步使能ifclk'eventandclk='1'thent:=t+1;ift(3downto0)=X"A"then--个位等于10则十位加1t(7downto4):=t(7downto4)+1;t(3downto0):=X"0";--个位清零endif;ift>X"23"then--大于23清零t:=X"00";endif;endif;ifclr='1'then--异步清零t:=X"00";endif;endif;dout<=t;endprocess;endrtl;时计数器模块仿真波形如下从仿真波形可知,当计数到23时,下一个时钟上升沿到来时就清零了,,:libraryieee;;;t_sisport(en,clk,clr:instd_logic;dout:bufferstd_logic_vector(7downto0);c:outstd_logic);t_s;t_sisbeginprocess(en,clk,clr)beginifen='1'thenifclr='1'then--异步清零dout<=X"00";elsifclk'eventandclk='1'thenifdout(3downto0)<9thendout(3downto0)<=dout(3downto0)+1;c<='0';elsifdout(7downto4)<5thendout(3downto0)<=X"0";dout(7downto4)<=dout(7downto4)+1;elsedout<=X"00";c<='1';endif;endif;elsedout<="ZZZZZZZZ";endif;endprocess;endrtl;分和秒计数器模块仿真波形如下从仿真波形可知,当计数到59时,下一个时钟上升沿到来时就清零了,并且产生进位信号,,这里选择地是计数消抖,即只当有效电平到来后开始计数,当计数值大于一定值后再输出该有效电平,否则不输出,:libraryieee;;entityhaoinisport(din,clk:instd_logic;dout:outstd_logic);endhaoin;architecturertlofhaoinisbeginprocess(din)variablet:integerrange0to63:=0;beginifdin='1'thenifclk'eventandclk='1'thent:=t+1;