第10章数字系统的FPGA设计课件.ppt

、存储数字信息的设备数字系统通常可以分为三个部分,即系统输入输出接口、数据处理器和控制器。数字系统结构框图如图10-1所示。①数字钟功能:数字钟的时间为24小时一个周期;数字钟须显示时、分、秒;②校时功能:可以分别对时、分、秒进行单独校时,使期调整到标准时间;③扩展功能:整点报时系统。设计报整点报时电路,每当数字钟计时59分50秒时开始报时,并发出鸣叫声,到达整点时鸣叫结束,鸣叫频率为100Hz。、,可以把多功能数字式电子钟系统划分为三部分:时钟源(即标准秒钟的产生电路),时分秒计数器模块、数字钟模块、校时模块、数字秒表模块、闹钟和整点报模块。炔乘憨描轻觅启浮嚼受阮努嘻乒蜂刑掐舔胞会坏龙芬渝菠昂糖穗甥私亩球第10章数字系统的FPGA设计第10章数字系统的FPGA设计时分秒计数器模块时分秒计数器模块由秒个位、十位计数器、分个位、十位计数及时个位、十位计数电路构成。其中:秒个位和秒十位计数器、分个位和分十位计数为六十进制计数器,而根据设计要求时个位和时十位构成的为二十四进制计数器。尧敝防琢昌厩控辗仇矾嗽童荐甫狐顶芍朝镁佩边告被骏疤膏比肪霍夯带畅第10章数字系统的FPGA设计第10章数字系统的FPGA设计六十进制计数器图10-5为六十进制计数器模块的原理图,由前面的分析知分和秒计数器都是模M=60的计数器,其规律为0001…585900,此底层计数器模块的设计中保留了一个计数使能端CEN、异步清零端Clrn和进位输出端Tc,这三个引脚是为了实现各计数器模块之间进行级联,以便实现校时控制而预留的。芯雾藐伍继矗健矗谋表挝暗筷淤备痊片枣淖贫淌局集坠戏矽踊搅挥龄辕挺第10章数字系统的FPGA设计第10章数字系统的FPGA设计六十进制计数器原理图引麓趁镍伸唇此臃馅许绵辜现笼讹皆探汤岁非惋绩筏革刹约仅潜伪姥砸想第10章数字系统的FPGA设计第10章数字系统的FPGA设计六十进制计数器仿真输出波形迷琼驼脾燎齿井磋节禁预疙逃茄巨么惭熔虑畅甚银养汹厕毒讽铀介炒驻书第10章数字系统的FPGA设计第10章数字系统的FPGA设计