第2章嵌入式处理器体系结构-第3课.doc

,能够提高处理器的性能。这一结论可以从分析处理器执行一个程序所花费的时间得到(Ninst----程序所包含指令的数目,CPI----执行一条指令的平均周期数):T=(Ninst*CPI)/fclk·单纯的提高fclk会带来处理器功耗的增加·程序所包含指令的数目基本不变·减小CPI是改善处理器性能最有效的方法----采用流水线技术(以3级流水线技术为例,硬件资源的功能被模块化并彼此独立,从指令的角度而言每条指令的执行时间是3个周期,但从处理器的角度而言每个周期完成了1条指令)。·流水线的一条指令只有在完全通过“执行”阶段才被处理·在指令“执行”阶段,pc总是指向当前指令地址加8字节的地方(使用pc计算相对偏移量时这点很重要)·执行一条分支指令或直接修改pc而发生跳转时,会使ARM内核清空流水线·即使产生一个中断,处于“执行”阶段的指令也将会完成(流水线中其它指令被放弃,处理器将从向量表的适当入口开始填充流水线)·ARM10使用分支预测技术,通过预测可能的分支并在指令执行前装载新的分支地址,,每个周期内所能完成的任务就必须变得更简单(即流水线越多),系统性能也越好。但流水线级数的增加也意味着可能更多的产生数据相关,需要相应技术来缓解。·5级流水线采用哈佛结构,增加了硬件资源使访问指令和数据互不影响·常见的3种相关:结构相关(即资源冲突è‘资源重复’èI-cache和D-cache、数据相关(采用定向技术等加以解决)和控制相关(借助于指令预测来解决)=PC+8ARM7采用3级流水线,ARM9采用5级流水线,但二者在程序中使用PC时都同样涉及PC+8的问题----对于二者而言都是PC=PC+8。·3级和5级流水线中“执行”阶段都位于第3个阶段·PC的值总是保存正在被取指的指令的地址·PC=PC+4x中的x和流水线的级数没有关系,只和“执行阶段”所处的“位置”有关(执行阶段是用到PC值的阶段)·任何打断程序正常执行顺序的情况都被视为异常(中断是一种特殊的异常,是由外设引起的程序执行顺序的间断);·异常可以翻译为:─从处理器被动接受异常角度而言;─从处理器主动申请角度而言;·程序的运行状态总是在‘正常执行’和‘处理异常’之间来回切换,所以异常处理是嵌入式系统的核心内容之一。-,各种异常中断的触发条件分别为:•复位异常----处理器的nReset电平有效时产生•指令预取中止异常----若处理器预取指令的地址不存在或该地址不允许当前指令访问,则存储器通过外部信号ABORT向处理器发出中止信号,当预取的指令到执行阶段时(相当于中止信号经历取指、译码阶段,到执行阶段才出发异常的产生)才产生异常•数据中止异常----数据访问指令的地址不存在或该地址不允许当前指令访问,则存储器通过外部信号ABORT向处理器发出中止信号•FIQ异常----当外部事件促使nFIQ=0且CPSR中的F=0时触发该异常,可以减少系统上下文切换时的开销,适合进行数据或通道的快速处理•IRQ异常----当外部事件促使nIRQ=0且CPSR中的I=0时触