eda-veriloghdl试题【可参考】资料.doc

一、填空题( 10分, 每小题 1 分) EDA 技术进行电子系统设计的目标是最终完成 ASIC 的设计与实现。 FPGA 和CPLD 。 EDA 技术的不断完善与成熟,自顶向下的设计方法更多的被应用于 Verilog HD L 设计当中。 PLD 器件制造公司有 Altera 和Xilinx 公司。 ,不完整的条件语句将产生时序电路。 6. 阻塞性赋值符号为= ,非阻塞性赋值符号为<=。二、选择题(10 分,每小题 2分) 1. 大规模可编程器件主要有 FPGA 、 CPLD 两类,下列对 FPGA 结构与工作原理的描述中,正确的是 C。 A. FPGA 全称为复杂可编程逻辑器件; B. FPGA 是基于乘积项结构的可编程逻辑器件; SRAM 的 FPGA 器件,在每次上电后必须进行一次配置; Altera 公司生产的器件中, MAX7000 系列属 FPGA 结构。 2. 基于 EDA 软件的 FPGA / CPLD 设计流程为:原理图/HDL 文本输入→综合→___ __→→适配→编程下载→硬件测试。正确的是 B。①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚 A.③① B.①⑤ C.④⑤ D.④② 3. 子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化) ,以及提高运行速度(即速度优化);指出下列哪些方法是面积优化 B。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法 A.①③⑤ B.②③④ C.②⑤⑥ D.①④⑥ , ____ A______ 是不合法的标识符。 A. 9moon B. State0 C. Not_Ack_0 D. signall ,不属于并行语句的是: ___ D____ B. assign 语句 D. case 语句三、 EDA 名词解释( 10 分) 写出下列缩写的中文含义: ASIC : RTL : FPGA : SOPC : CPLD : LPM : EDA : IEEE : IP: ISP : 四、简答题( 10 分) (本题 4分)。 FS M 分为哪两类?有何区别?有限状态机的状态编码风格主要有哪三种? FSM 的三段式描述风格中,三段分别描述什么?(本题 6分) 五、程序注解( 20分, 每空 1 分) module AAA (a ,b ); output a; input [6:0] b; reg[2:0] sum; integer i; reg a; always @ (b) begin sum = 0; for(i = 0;i<=6;i = i+1) if(b[i]) sum = sum+1; if(sum[2]) a= 1; else a= 0; end endmodule 本程序的逻辑功能是: 。四、 VerilogHDL 语言编程题( 1、 2 小题 10 分, 3 小题 20 分) 要求:写清分析设计步骤和注释。 Verilog HDL 描述一个带进位输入、输出的 8位全加器。端口: A、 B为加数, CI为进位输入, S为和