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动态时序逻辑电路.ppt


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---Arnoldshi动态Latch和RegistermasterslaaveclkIclk(只需8个晶体管,节省功耗和提高性能,甚至可只用NMOS实现)mastertransparent建立时间t=tdslaveholdclk维持时间+=0传输延时tq=2tm+--Arnoldshi动态Latch和Register特点☆比静态Latch和Register简单☆基于在寄生电容上存储电荷,由于漏电需要周期刷新(或经常更新数据)◇“不破坏地”读信息:--Arnoldshi动态FF的时钟重叠lcll0-0重叠竞争限制条件T2Iclk1-1重叠竞争限制条件touverlap1-----Arnoldshi动态:latch和寄存器的问题令高阻抗的内部动态节点易受噪声源的干扰◆漏电影响了低功耗(例如停止时钟以节省功耗)技术内部动态节点的电压并不跟踪电源电压的变化,从而降低噪声容限IclkOclk解决办法:增加一个弱反馈反相器这会增加抗噪声能力,但会增加延时除高性能数据通路外,--ArnoldShi更精确的setuptime分析t。2o(时钟至输出时间105tc(t2数据与时钟之间的时间)--ArnoldshiSetuptime的三种定义方法tco=f(tDc)10tetp2c◆tsu为使寄存器出错的最小Datatoclock时间tsu=mintDQ)=min(tDC+f(tDC)☆tu为使ClocktoQ的时间增加一固定的百分比(5%)--ArnoldshiSetupTime图解时钟到达前Latch的电路状态(Setup-1情形):Clk---ArnoldshiSetup/HoldTime图解时钟到达前Latch的电路态(Setup1情形)Clk-QDelayDataClockSetup---Arnoldshi

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  • 时间2020-10-28
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