一个异步FIFO的设计示例样稿.docx

一、异步FIFO技术规范
总体描述
功效定义
异步FIFO ( First In First Out)指是在两个相互独立时钟域下, 数据从一个时钟域写入FIFO而另一个时钟域又从这个FIFO 中将数据读出。
本设计用8*256RAM实现异步FIFO。
具体功效：
写使能有效，且FIFO不为满时，在写时钟上升沿向FIFO中写入数据。
读使能有效，且FIFO不为空时，在读时钟上升沿从FIFO中读出数据。
当FIFO写满时产生满信号，当FIFO读空时产生空信号。
应用范围
异步FIFO 是用来作为缓冲存放器, 它能对数据进行快速、次序存放和发送, 关键用来处理不一样速率器件间速率匹配问题。
引脚描述
图1
引脚功效描述
信号名
输入/输出
功效描述
r_clk
输入
读数据时钟信号
w_clk
输入
写数据时钟信号
data_in[7：0]
输入
8位输入数据
r_en
输入
读使能，高电平有效，在FIFO非空时，clk上升沿读入数据；
w_en
输入
写使能，高电平有效，在FIFO非满时，clk上升沿写入数据；
rst
输入
异步清零，低电平有效，低电平时读地址，写地址，计数器全部清零。
empty
输出
空信号，高电平有效，当FIFO读空时其值为1
full
输出
满信号，高电平有效，当FIFO写满时其值为1
data_out[7:0]
输出
8位输出数据
引脚时序描述
当写满时full由低变高，当读空时empty由低变高。只要不为满full就为低，不为空empty就为低。
顶层模块划分
图2
顶层模块说明：
ram_fifo ：存放器模块，用于存放及输出数据；
w_addr_reg : 保留访问RAM写地址；
r_addr_reg : 保留访问RAM读地址；
w_addr_adder : 计算RAM下一个写地址；
r_addr_adder: 计算RAM下一个读地址；
cmp : 将读地址和写地址进行比较产生空满标志。
设计思想说明：
FIFO满空判定：当读地址值加1以后等于写地址值时，表明FIFO写满，当写地址值加一以后等于读地址值时，表明FIFO读空。在初始状态时FIFO读地址在RAM中间位置，写地址在RAM开始位置，所以初始状态FIFO不满也不空。空满信号产生由组合电路产生。
功效模块描述
ram_fifo模块
ram_fifo：RAM存放器。用8*256双口RAM实现。
w_addr_reg模块
w_addr_reg模块：写地址寄存器。用来寄存写地址加法器输出地址。
r_addr_reg模块
r_addr_reg模块：读地址寄存器。用来寄存读地址加法器输出地址。
w_addr_adder模块
w_addr_adder模块：写地址加法器。把写地址寄存器输出加一，即表示目前写 地址下一地址位。当w_en为低时停止累加。
r_addr_adder模块
r_addr_adder模块：读地址加法器。把读地址寄存器输出加一，即表示目前读地址下一地址位。当r_en为低时停止累加。
cmp模块
cmp模块：读地址和写地址进行比较，产生满空标志。
二、异步FIFO总体设计方案
概述
异步FIFO有高速、可靠性好等特点。因为异步FIFO 在两个不一样时钟系统之间能够快速而方便地传输实时数据, 所以在网络接口、图像处理等方面, 异步FIFO 得到了广泛应用。
异步FIFO 指是在两个相互独立时钟域下, 数据从一个时钟域写入FIFO 而另一个时钟域又从这个FIFO 中将数据读出。异步FIFO 通常被用来将数据从一个时钟域安全地传送到另外一时钟域。
功效模块设计
ram_fifo模块
ram_fifo模块描述
ram_fifo：RAM存放器。用8*256双口RAM实现。
管脚描述
信号名称
输入 / 输出
源
功效描述
w_clk
输入
PIN
写时钟信号
w_en
输入
PIN
写使能信号
w_addr[7:0]
输入
w_addr_reg
写地址信号
r_clk
输入
PIN
读时钟信号
r_en
输入
PIN
读使能信号
r_addr[7:0]
输入
w_addr_reg
读地址信号
data_in[7:0]
输入
PIN
输入数据
data_out[7:0]
输出
输出数据
表2
实现说明
应使用双口RAM，双地址输