寄存器组.doc

青岛理工大学
实 验 报 告
实验课程： 计算机组成原理I
实验日期： 2013 年 10月15日， 交报告日期：2013 年10月30日，成绩：
实验地点：现代教育技术中心101（计算机实验室）
计算机工程 学院，计算机科学与技术 专业， 班级：计算112班

实验指导教师：盛建伦 批阅教师：
同组学生
姓名
任师锋
秦世帅
学号
201107063
201107061
一、实验课题
一、主要元件设计
1．16位寄存器
功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。
2．地址译码器
功能要求：3-8译码器
二、顶层设计
用层次结构设计的方法设计一个通用寄存器组。包括8个16位寄存器，1个地址译码器等元件。
功能要求：每个寄存器能够同步并行置数，异步复位（清零），三态输出。每个都可以（用地址）独立访问
三、仿真
设计仿真波形数据，要考虑到所有可能的情况。在实验报告中必须清楚说明仿真波形数据是怎样设计的。
四、深入的课题
① 上面设计的通用寄存器组，每次只能访问一个寄存器。如果想同时访问两个寄存器，应该怎样设计？
② 16位的寄存器每次读/写都是一个16位字，如果需要写入的是8位的字，即将8位的字写到16位寄存器的高8位或低8位（例如，16位寄存器A由AH和AL两个8位的寄存器组成），读出时，可一次读16位。应该怎样设计
S3
S2
S1
二、逻辑设计
地址译码器(3-8译码器)系统框图
3-8译码器
A2
A3
A1
……
Y7
Y0
端口说明：A(1-3):输入信号
S(1-3):使能端
Y(0-7):输出端口
功能表：
输 入
输 入
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
A1
A2
1
1
1
1
1
0
1
1
1
1
1
0
1
1
1
1
0
1
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
1
1
0
1
1
0
0
1
0
1
0
A3
1
0
1
1
1
1
1
0
1
0
1
1
1
0
0
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
0
1
1
0
1
1
0
1
1
1
1
1
1
1
1
当s=1的时候3-8译码器工作
逻辑函数：，，
，，
，
十六位寄存器系统框图
z
十六位寄存器
chip
rw
r
Clk
……
D0
D0
A15
……
A0
端口说明：
A(0-15):输入
D(0-15):输出
Clk:时钟信号
r,chip,z:分别是异步清零信号，片选信号，三态输出
rw,：分别是读写控制信号
功能表：
1
0
0
0
0
clk
Chip
rw
z
说明
r
X
三态门关闭
写入寄存器
0
X
0
读
1
异步清零
X
1
X
不工作
X
X
X
X
1
X
0
0
0
X
十六位寄存器组系统框图
AI0
s0
AI1
S1
十六位寄存器
AI2
S2
z
rw
r
Clk
D0
D0
A15
……
A0
端口说明：S(0-2):使能端
AI(0-3):给译码器的输入
z,r,clk,rw:分别是三态输出，异步置零，时钟，读写控制
A(0-15):数据输入
D(0-15):数据输出
十六位寄存器逻辑图
S1
Y6
Y7
S2
S3
3-8
译码器
A
A
D