时序逻辑电路设计.ppt

全国高职高专院校规划教材·精品与示范系列
FPGA/CPLD应用技术
( Verilog语言版)
王静霞主编佘菲温国忠副主编
電子工掌出版社
PUBLISHING HOUSE OF ELECTRONICS INDUSTRY
第4章时序逻辑电路设计
讨论主题:
1触发器
■
3计数器电路

5流水灯电路

保持关闭置1关闭
保持
置0输入禁止输入置1
禁止
1时序电路的基本概念
数字电路按照结构特点不同分为两大类:组合逻辑电
咯(简称组合电路)和时序逻辑电路(简称时序电
组合电路是指由各种门电路组合而成的逻辑电路,输
出只取决于当前输入信号的变化,与以前各时刻的输
入或输出无关;组合电路没有记忆功能。例如:编/译
码器、加法器等常用数字电路都属于组合电路。
时序逻辑电路是具有记忆功能的逻辑电路,记忆元件
般采用触发器。因此,时序逻辑电路由组合电路和
触发器组成,。
模型
DET
OUTPUT
NPUT
合逻提
目含理据
CLE
CLK
CLKI
时序电路按其状态的改变方式不同,可分为同
步时序逻辑电路和异步时序逻辑电路两种,在
,当CLK1与LK2为相同信号时,该
电路为同步电路;当CLK1与CLK2为不同信号
时,该电路为异步电路。
1建立和保持时间
触发器的建立时间(Tsu)是指时钟有效沿(这里指
上升沿)到来之前数据应保持稳定的时间。
触发器的保持时间(Thd)是指时钟有效沿(这里指
上升沿)到来之后数据应保持稳定的时间。
1时序分析
CLK CREGT
REG2 (D)
CLK (REG2
从图48可以看出,Ts=( T-cycle+△T)-T1,Th=T1-△T,令△T=T3-T2,
条件1:如果Tstu<Ts,这说明信号比时钟有效沿超过触发器的建立时间
( T_ setup)时间到达REG2的D端,满足建立时间要求,反
条件2:如果 T hold<Th,这说明在时钟有效沿到达之后,信号能维持足够长的
件1和2可以看出
△T>0时,保持时间( T hold)受影响;当△T<时,
时间( T_setup)受影响

(1)在用 Verilog hdl进行数字逻辑设计时,只使用
个主时钟,同时只使用同一个时钟沿(上升沿或下
降沿)。
(2)在FPGA设计中,推荐所有输入、输出信号均应
通过寄存器寄存,寄存器接口当作异步接口考虑。
(3)当全部电路不能用同步电路思想设计时,即需
要多个时钟来实现,则可以将全部电路分成若干局部
电路(尽量以同一时钟为一个模块),局部电路之间
接口当异步接口考虑。
(4)电路中所有的寄存器、状态机在上电复位时必
须有一个确定的初始态。
(5)电路的实际最高频率不应大于理论最高频率,
应留有设计余地
标准同步电路
组合
DFF
DFF组合、DFF
组合
DFF
clock
2D触发器

■、上升沿触发的触发器
、上升沿触发的触
发器
、上升沿触发
的触发器
5带同步复位、上升沿触发的触发器