VerilogHDL流水灯设计.doc

大规模数字逻辑
题目: 　　 流水灯控制　 　
专 业 电子信息科学与技术　　
班 级 　 　 　 　
学　 号 　 　 　
学生姓名 　 　 　 　 　 　 　
设计时间 　 　 　　 　 　　 　
教师评分 　
2０13年 １2 月　１0　日
目 录
一、概述 1
二、设计目的 1
三、设计内容 1
四、设计原理图 １
五、引脚分配情况ﻩ2
六、源程序代码ﻩ２
VｅriloｇHDL　程序：ﻩ２
分频器部分: 5
七、心得体会 6
八、参考文献ﻩ6
一、概述
流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。流水灯控制可用多种方法实现,但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。
二、设计目的
1、熟悉利用Qｕartus ＩI　开发数字电路的基本流程和Quaｒtｕs II 软件的相关操作.
２、掌握基本的设计思路,软件环境参数配置，仿真,管脚分配，利用JTAＧ/AS进行下载等基本操作。
３、了解VｅrilｏgＨDL　语言设计或原理图设计方法。
4、通过本此设计,了解流水灯的工作原理，掌握其逻辑功能及设计方法.
三、设计内容
1、用ＶerｉlogHDL语言设计一个流水灯,输入０的时候leｄ~leｄ7，1Hz正向流水3次,然后全亮;然后２Hz逆向流水５次全亮；循环。输入1的时候lｅd０～led7,0．5Hz奇数流水2次，全亮,１Hz偶数流水4次，全亮,然后循环。
2、用QuaｒtusII 软件进行编译，仿真，下载到实验平台进行验证.
四、设计原理图
en为可调输入，输出为8位数据,为流水灯实验,试用8个LED指示灯来表示,具体引脚分配见下。
五、引脚分配情况
六、源程序代码
VerilｏgHDL 程序:
mｏduｌe ＬED( clk，led，en ）;
　 　 ｉnput clｋ；
iｎｐｕt eｎ；
　 　 　oｕｔpｕt [7:０]led；// 输出端口定义为寄存器型
　 　reｇ ［7：0］ lｅｄ;
　 　 reg ［8：０] state1；
　 reg [8：０］　state２；
　　　 　 　 　　
　 　 　alwayｓ @(posｅdge clk )／/ aｌways语句，表示每当ＣLＫ的上升沿到来时，完成begiｎ－end之间语句的操作
　　 　 　 if（!en）
　 　 　　　 begｉｎ ｓtａte2 ＝ 0；
　　 　 　 　 state1 = state1 + 1;　　 // one ｃlk,one　sｔate
　 　 　 　 　 　　casｅ(sｔate１）
　 　 　 　1，2：　led <= 8’b00000０01; //1—7 zhengxu，3ｂｉan
　　 　 　 　 　　3，4:　ｌeｄ　〈=　8＇b000０0０１0；
　 　 　 　 　　 ５，6: lｅd ＜＝　8＇ｂ0００00100；
　 　 　 　 　　 　 　　 　 ７，8： led 〈= 8’ｂ0000１0００；
　 　 　 　 9，1０： lｅd <＝ 8’b000１0000;
　 　 　 　 　 １1，１2： led　＜=　8'ｂ00100000;
　 　　 　　 　 　 　１3，１4： led　<= ８'ｂ010０0000;
　 　 　 　 　15,16: lｅd <＝ 8’b1000000０;
　　　 　 　 17,18：　ｌed ＜=　8'b０000０00１;
　　　 　 19,20: ｌed 〈＝ 8’b00000010；
　 　　 　　 　 2１，22: ｌed <= ８'b００0001０0;
　 　 　 　 　 23，２4:　led