数字逻辑
第七章
可编程逻辑电路
采用SSI进行逻辑设计时,逻辑设计和元件选择是相互独立的,设计追求的目标是最小化,即尽量减少门和触发器的数量。
采用MSI或LSI进行逻辑设计时,最小化也不再是追求的目标,因为一个器件内门和触发器的数量是确定的。这种设计方法的关键是以MSI和LSI器件的功能为基础,从设计要求的逻辑功能描述出发,合理地选用器件,充分利用器件本身所具有的功能,减少SSI器件和连线的数量。
常用中规模通用集成电路
二进制并行加法器
除能实现二进制加法运算外,还可实现代码转换、二进制减法运算,二进制乘法运算,十进制加法运算等功能。
例: 用四位二进制并行加法器设计一个将 8421BCD码转换成余3码的代转换电路。
余3码比8421码多3
A4
A3
A2
A1
B4
B3
B2
B1
F4 F3 F2 F1
余3码
FC4
C0
8421BCD码
0 0 1 1
“ 0”
解:
例: 用四位二进制并行加法器设计一个 四位二进制并行加法/减法器。
解: 利用补码,将减法变为加法
F4 F3 F2 F1
FC4
C0
A4 A3 A2 A1
B4 B3 B2 B1
S4 S3 S2 S1
=1
=1
=1
=1
被加数(被减数)
加数(减数)
a4 a3 a2 a1
b4 b3 b2 b1
功能选择
M
和(差)
例: 用四位二进制并行加法器设计一个用余3 码表示的一位十进制数加法器。
解: 余3码相加时无进位,结果要减3;有进 位,结果要加3。减3(0011)可以变为加 13(1101)。
A4
A3
A2
A1
B4
B3
B2
B1
F4 F3 F2 F1
和数余3码
FC4
C0
“ 1”
A4
A3
A2
A1
B4
B3
B2
B1
F4 F3 F2 F1
FC4
C0
被加数余3码
加数余3码
1
进位输入
I
II
译码器和编码器
译码器的功能是对具有特定含义的输入代码进行“ 翻译”或“ 辨认”,将其转换成相应的输出信号。编码器与译码器相反,它是对输入信号按一定规律进行编排,使每组输出代码具有一特定的含义。
一、译码器
1. 二进制译码器:将n个输入变量变换成2n个输出函数,且每个输出函数对应于n个输入变量的一个最小项。
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