基于HDL十进制计数显示系统的设计.docx

基于 HDL十进制计数显示系统的设计
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2020 年 4 月 19 日
大学
实验报告
课程名称： FPGA技术
实验名称： 基于原理图的十进制计数器设计
姓 名： *****
学 号: *****
班 级：
电子 1202
指导教师： ******
***** 大学 **** 学院制
实验二 基于 HDL 十进制计数、 显示系统设计
文档仅供参考
一、实验原理
1、 实验内容： 设计具有异步复位、 同步使能的十进制计数器， 其计数结果能够经过七段数码管、 发光二极管等进行显示。
2、 模块端口信号说明输入信号： Clk_50m ---系统采样时钟 clk -------
待计
数的时钟 clr ---------
异步清零信号，
当 clr=1， 输出复位为 0， 当 clr=0，
正常计数 ena---------
使能控制信号，
当 ena=1， 电路正常累加计数，
否
则电路不工作输出信号： q[6： 0]---------
驱动数码管，
显示计数值的个
位 cout -----------
1bit
数据， 显示计数值向十位的进位
COM-----------
共阳
级数码管 ,公共端（
接地， 参考开发板原理图）
3、 以自顶向下的设计
思路进行模块划分：整个系统主要设计的模块是：
十进制计数模块和数
码管驱动模块，
由于实验板的按键为实现硬件防抖，
则需要将按键输
入的时钟 clk， 先经过消抖模块消抖后， 再输出至后续使用 .
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2020 年 4 月 19 日
文档仅供参考
1） 十进制计数器模块设计输入 :CLK -------
待计数的时钟 CLR ---------
异步
清零信号， 当 CLR =1， 输出复位为 0， 当 CLR =0， 正常计数 ENA---------
使能控制信号，
当 ENA=1， 电路正常累加计数，
否则电路不工作输
出： SUM[3:0]----------
计数值的个位。 即， 在 CLK 上升沿检测到 SUM=9