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文档分类:通信/电子

vhdl八位数码管频率计课程设计.doc


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vhdl八位数码管频率计课程设计.doc
文档介绍:
一、课程设计要求
设计一个8位数码管显示的频率计(频率分辨率为1Hz)。
二、总体结构框图


图1 总体结构框图
三、课程设计原理
在电子技术中,频率是最基本的参数之一,并且与许多点参量的测量方案、测量结果都有十分密切的关系,因此,频率的测量就显得尤为重要。测量频率的方法有很多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速,以及便于实现测量过程自动化等优点,是频率测量的重要手段之一。
数字式频率计的测量原理有两类:一是直接测频法,即在一定的闸门时间测量被测信号的脉冲个数;二是间接测频法即周期法,如周期测频法。直接测频法适用于高频信号的频率测量,通常采用计数器、数据锁存器及控制电路实现,并通过改变计数阀门的时间长短以达到不同的测量精度;间接测频法适用于低频信号的频率测量。
本次课程设计中使用的是直接测频法,即用计数器在计算机1s输入信号周期的个数,其测频围为0Hz-99999999Hz。
四、器件的选择
1、装有QuartusII软件的计算机一台。
2、芯片:本实验板中为EP芯片。
3、EDA实验箱一个。

4、下载接口是数字芯片的下载接口(JTAG)主要用于FPGA芯片的数据下载。
5、时钟源。
五、功能模块和信号仿真图以及源程序
(1) 系统时钟分频及控制的功能模块图及其源程序

图2 功能模块图
作用:将试验箱上的50MHz的晶振分频,输出CLOCK为数码管提供1kHz的动态扫描频率。CNT_EN输出为0.05s的信号,对频率计中的32位十进制计数器CNT10的ENA使能端进行同步控制,当TSTEN高电平时允许计数,低电平时停止计数,并保持其所计的脉冲数。在停止计数期间,首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进锁存器REG32B中,并由外部的十进制7段数码管显示计数值。设置锁存器的好处是数据显示稳定,不会由于周期性的清零信号而不断闪烁。锁存信号后,必须有一个清零信号RST_CNT对计数器进行清零,为下一秒的计数操作做准备。
该模块的信号仿真图如下:

图3 仿真波形图
源程序如下:
--分频
library ieee;

use ieee.std_logic_1164.all;
entity fdivwangzheng is
port(clk0:in std_logic; --输入系统时钟
clk1:out std_logic; --输出1hz时钟信号
clk2:out std_logic); --输出显示扫描时钟信号
end fdivwangzheng;
architecture a of fdivwangzheng is
begin
p1:process(clk0)
variablet:integer range 0 to 49999999; --分频系数为24999999
variable ff:std_logic;
begin
if clk0'event and clk0='1' then
ift<49999999 then
cnt:=cnt+1;
else
cnt:=0;
ff:=not ff; --反向
end if;
end if;
clk1<=ff;
end process p1;

p2:process(clk0)
variablen:integer range 0 to 999; --分频系数为499
variable dd:std_logic;
begin
if clk0'event and clk0='1' then
ifn<999 then
cnn:=cnn+1;
else
cnn:=0;
dd:=not dd; --反向
end if;
end if;
clk2<=dd;
end process p2;
end a;

--测频控制器(testctl.vhd)
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY TESTCTLwanzheng IS
PORT ( CLKK : IN STD_LOGIC; -- 1Hz

CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);
END TESTCTLwanzheng;
ARCHITECTURE behav OF TESTCTLwanzheng IS
SIGNAL D
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