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数字系统设计的核心知识
复杂数字系统的构成；
基本电路和 Verilog 的对应关系；
同步有限状态机在电路中的作用；
时钟树与自动综合技术
教程逻辑部分
数字逻辑电路的构成
- 组合逻辑：输出只是输入逻辑电平的函数（有延时），与电路的原始状态无关。
时序逻辑：输出不只是输入的逻辑电平的函数，还与电路所处的状态有关。
同步时序逻辑是在同一时钟跳变节拍的前提下，如输入条件满足，则进入下一状态，否则仍留在原来的状态的状态机。
教程逻辑部分
数字逻辑电路的构成
组合逻辑：由与、或、非门组成的网络。常用的有：多路器、数据通路开关、加法器、乘法器等，没有记忆功能。
时序逻辑： 由多个触发器和多个组合逻辑块组成的网络。常用的有：计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。同步时序逻辑的设计是设计复杂的数字逻辑系统的核心。
存储器和寄存器：用于暂时存储数据信息。
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组合逻辑举例之一一个八位数据通路控制器
`define ON 1 ‘b 1
`define OFF 1 ‘b 0
wire ControlSwitch;
wire [7:0] out, in;
assign out = (ControlSwith== `ON) ? in : 8 ‘h00
in[7]
ControlSwitch
out[7]
in[0]
out[0]
…...
…...
教程逻辑部分
一个八位数据通路控制器的波形：
in [7:0]
开
关
out[7:0]
t
t
31
02
15
32
62
88
02
15
32
00
00
in[7]
ControlSwitch
out[7]
in[0]
out[0]
…...
…...
教程逻辑部分
带寄存器的八位数据通路控制器的波形
in[7]
ControlSwitch
out[7]
CLOCK
D
Q[7]
CLOCK
in[0]
ControlSwitch
out[0]
D
Q[0]
out[7]
out[0]
教程逻辑部分
带寄存器的八位数据通路控制器的Verilog描述
`define ON 1 ‘b 1
`define OFF 1 ‘b 0
wire ControlSwitch;
wire clock
wire [7:0] out, in;
always @(posedge clock)
if (ControlSwith== `ON)
out <= in ;
else
out <= out;
教程逻辑部分
带复位端和使能端的寄存器
module regena (clock,ena,reset,R,Q);
parameter n=8;
input [n-1:0] R;
input clock, ena reset;
output [n-1:0] Q;
always @(posedge clock or negedge reset)
if (!reset)
Q<=0;
else if (ena)
Q<=R;
endmodule
ena
R
clock
D
Q
Q
reset
教程逻辑部分
具有并行置数和使能控制输入的移位寄存器
R1
ena
w
clock
D
Q
Q
reset
Q1
D
Q
Q0
R0
load
教程逻辑部分
具有并行置数和使能控制输入的移位寄存器
module shiftregs(R,load,ena,w,clock,Q,reset);
input [3:0] R;
input w, load, ena, reset, clock;
output [3:0] Q;
reg [3:0] Q;
integer k;
always@(posedge clock or negedge reset)
if (!reset) Q <=0;
else if (load) Q<=R;
else if (ena) begin Q[0] <= W;