(完整word版)EDA-VerilogHDL期末复习题总结必过.docx

选择题
大规模可编程器件主要有 FPGA、 CPLD 两类， 下列对 FPGA 结构与工作原理的描述 中，正确的是（ C ）。
A． FPGA 全称为复杂可编程逻辑器件；
B． FPGA 是基于 乘积项结构的可编程逻辑器件；
基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
在 Altera公司生产的器件中， MAX7000系列属FPGA结构。
不完整的 IF 语句，其综合结果可实现（ A ）
A. 时序逻辑电路

C. 双向电路 D. 三态控制电路
综合是EDA设计流程的关键步骤，在下面对综合的描述中， （ D ）是错误的。
综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD的基本结构相映射的网表文
件；
C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
，并且这种映射关系是唯一的，即综合结果是唯一的。
大规模可编程器件主要有 FPGA CPLD两类，下列对FPGA结构与工作原理的描述中，
正确的是（ C ）。
FPGA全称为复杂可编程逻辑器件；
FPGA是基于乘积项结构的可编程逻辑器件；
基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
在Altera公司生产的器件中， MAX7000系列属FPGA结构。
以下关于状态机的描述中正确的是（ B ）
Moore 型状态机其输出是当前状态和所有输入的函数
与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期
Mealy 型状态机其输出是当前状态的函数
以上都不对
B )。
目前应用最广泛的硬件描述语言是(
VHDL
Verilog HDL
汇编语言
C 语言
7.
一模块的
I/O 端口说明：
“input [7:0] a; ”，则关于该端口说法正确的是(
A )
A.
输入端口，
位宽为
8
B.
输出端口，
位宽为
8
C.
输入端口，
位宽为
7
D.
输出端口，
位宽为
7
基于EDA软件的FPGA / CPLD设计流程为：原理图 /HDL文本输入 宀 综合
t t t适配t编程下载t硬件测试。正确的是(B )。
①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚
③① B.①⑤ C.④⑤ D.④②
下列标识符中， (
A )是不合法的标识符。
9moon B. State0 C. Not_Ack_0 D. signall
下列语句中，不属于并行语句的是： ( D )
D. case语句
过程语句 B. assign语句
11. 已知 “a =1
b1; b=3'b001; ”那么{a,b} = ( C )
(A) 4'b0011
(B) 3'b001 (C) 4'b1001
(D) 3'b101
在 verilog 中，下列语句哪个不是分支语句？( D )
(A) if-else (B) case (C) casez (D) repeat
在 verilog 语言中整型数据在默认情况与 ( C )位寄存器数据在实际意义上是相同的。
(A) 8 (B) 16 (C) 32 (D) 64
大规模可编程器件主要有 FPGA、 CPLD 两类，下列对 FPGA 结构与工作原理的描
述中，正确的是( C )
FPGA 全称为复杂可编程逻辑器件；
FPGA 是基于 乘积项结构的可编程逻辑器件；
基于 SRAM的FPGA器件，在每次上电后必须进行一次配置；
D .在Altera公司生产的器件中， MAX7000系列属FPGA结构。
请根据以下两条语句的执行，最后变量 A 中的值是 ( A ) reg [7:0] A;
A=2'hFF;
A ． 8'b0000_0011 B． 8'h03 C ．8'b1111_1111 D．8'b11111111
下列描述中采用时钟正沿触发且 reset 异步下降沿复位的代码描述是 ( C )
A、 always @(posedge clk, negedge reset) if(reset)
B、 always@(posedge clk, reset)
if (!reset)
C、 always @(posedge clk, negedge reset)
if(!reset)
D、 always @(negedge clk, posedge reset)
if (reset)
关于过程块以及过程赋值描述中，下列正确的是(