EDA课程设计多功能数字钟.docx

哈尔滨工业大学（威海）
电子学课程设计报告
带有整点报时的数字钟设计与制作
姓名：
蒋栋栋
班级：
学号：
080250331
指导教师:
井岩
目录
一、 课程设计的性质、目的和任务 3
二、 课程设计基本要求 3
三、 设计课题要求 3
四、 课程设计所需要仪器 4
五、 设计步骤 4
1整体设计框图 4
2、各个模块的设计与仿真 4
4
6
10
13
显示模块 14
报时模块 16
六、 调试中遇到的问题及解决的方法 18
18
七、心得体会
、课程设计的性质、目的和任务
创新精神和实践能力二者之中， 实践能力是基础和根本。 这是由于创新基于实践、 源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长 的必由之路。
通过课程设计的锻炼， 要求学生掌握电路的一般设计方法， 具备初步的独立设计 能力，提高综合运用所学的理论知识独立分析和解决问题的能力， 培养学生的创 新精神。
二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法， 进一步掌握电子仪器的正确 使用方法，以及掌握利用计算机进行电子设计自动化 （EDA） 的基本方法。
三、设计课题要求
（ 1）构造一个 24 小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。
（3）能利用喇叭作整点报时。从 59分 50 秒时开始报时，每隔一秒报时一秒， 到达 00 分 00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区 别。
#设计提示（仅供参考） ：
（1）对频率输入的考虑 数字钟内所需的时钟频率有： 基准时钟应为周期一秒的标准信号。 报时频率 可选用1KHz和2KHz左右（两种频率相差八度音，即频率相差一倍）。另外，为防 止按键反跳、抖动，微动开关输入应采用寄存器输入形式， 其时钟应为几十赫兹。
（2）计时部分计数器设计的考虑
分、秒计数器均为模 60 计数器。
小时计数为模 24 计数器，同理可建一个 24 进制计数器的模块。
（3）校时设计的考虑
数字钟校准有 3 个控制键：时校准、分校准和秒校准。
微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连 续计数 （若只按一下， 则计数器增加一位 ） ，可调用元件库中的逻辑门建一个控制 按键的模块，即建立开关去抖动电路 （见书 70 页） 。
4）报时设计的考虑
可以将高频时钟分频得到约2KHz和1KHz的音频，作为数字钟的报时频率。 当电子钟显示XX 59: 50时，数字钟开始报时“ DO",持续一秒，而且每隔一秒 报一下，直至显示
XX： 00： 00 时报“ DI" ，持续一秒后停止。最后输出至喇叭。 应调用元件库中的逻辑门建一个控制报时的模块。
(5)建一个七段译码的模块
因在系统可编程器件实验箱上的数码管没有经过译码，故要用 AHDL语言写 一个七段译码的模块，且应考虑数码管为共阳极。数码管上的点 (D2、D4、D6) 应置 Vcc。
四、 课程设计所需要仪器
1 、计算机一台
2、 quartus U软件
3、 FPG朋发板
五、 设计步骤
1、模块介绍
(1) 分频模块：产生1Hz、1KHz 2KHz频率
( 2) 计数器模块:生成 60 进制、 24 进制计数器
( 3) 控制模块：按键控制、按键消抖
( 4) 显示模块： 7 段数码管显示器，分别显示小时、分钟、秒
( 5) 报时模块：进行整点报时
2、各个模块的设计与仿真
分频模块
CLK 晶振频率 50MHZ ，分成 2KHZ,1KHZ,1HZ 的信号。基准 1HZ 信号作为时钟计时的秒计 数时钟信号；分频的 1KHZ,2KHZ 信号用于报时电路的不同声讯。
程序代码：
library ieee;
use ;
entity fre is
port(
clk ,sel: in std_logic;
clk1hz,clk1khz,clk2khz:out std_logic);
end fre;
architecture beh of fre is
signal data1khz,data2khz,data1hz : std_logic := '0';
begin
clk1hz <= data1hz;
clk1khz <= data1khz;
clk2khz <= data2khz;
clk1khz_pro : process(clk) - vari