实验九十组合逻辑电路实现.docx

实验报告
SUN YAT-SEN UNIVERSITY
院(系) 信息科学与技术学院
专业〜讦算机关T
学号 实验人
审批
2015 年 5
23 日
实验题目：组合逻辑电路实现
一、实验目的：
1掌握verilog语法，实现组合逻辑电路 2进一步理解逻辑电路的实现。
:、实验仪器及器件: 计算机，ISE软件。
三、实验要求：
1熟悉verilog基本语法，理解硬件描述语言和其他编程语言的区别
2实现与非门(74LS00和74LS20),与异或门(74LS86)。
3实现选择器(74LS151)和 译码器(74LS138)
四、实验原理：
1实现与非门(74LS00和74LS20),与异或门(74LS86)。
74LS00为四组2输入端与非门，逻辑图如下:
院（系） 专业
NUN YATTEN UNIVERSITY
SUN YAT-SEN UNIVERSITY
信息科学与技术学院 计算机类
实验报告
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实验题目：组合逻辑电路实现
2015 年
5 月23 日
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74LS151为互补输出的 输入数据D0〜D7中， 下：
DATA INPUTS
DATA SELECT
74LS86为四组2输入端异或门，逻辑图如下:
m ■工 IM■/MM | F
2实现选择器（74LS151）和 译码器（74LS138）
按二进制译码，从8个
8选1数据选择器，选择控制端（地址端）为 C〜A,
选择一个需要的数据送到输出端 Y, G为使能端，低电平有效。引脚排列图如
DATA I忖PUTS OUTPUT S
当一个选通端（G1）为高电平，另
74LS138为3线—8线译码器，其主 要电特性的典型值如下: 两个选通端（/（G2A）和/（G2B））为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的 输出端以低电平译出。利用G1、/（G2A）和/（G2B）可级联扩展成24线译码器；若外接一个反相器
若将选通端中的一个作为数据输入端时，138还可作数据分配器。
还可级联扩展成32线译码器 引脚图如下：
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实验题目：组合逻辑电路实现 2015 年 5 月23 日
五、预****报告：
74LS00为四组2输入端与非门，设两个输入分别为 A1,B1,输出为C1。列出真值表如下：
A1
B1
C1
0
0
1
0
1
1
1
0
1
1
1
0
所以，可得程序代码为：assign C1=~（A1&B1）;
A1,B1,C1,D1。输出为 OUT1。只有当
同理74LS20为两组4输入端与非门，设四个输入为
A1,B1,C1,D1都为高电平是，OUT1才会输出低电平。
74LS86为四组2输入端异或门，设两个输入为 A1,B1,输出为OUT。列出真值表如下:
A1
B1
C1
0
0
0
0
1
1
1
0
1
1
1
0
74LS151为互补输出的8选1数据选择器，选择控制端（地址端）为 C〜A,按二进制译码，从8个 输入数据D0〜D7中，选择一个需要的数据送到输出端 Y, G为使能端，低电平有效。设输入为D0〜
D7,控制端S0,S1,S2 G为使能端。输出Y与_Y。列出真值表如下：
G
S2
S1
S0
I0
I1
I2
I3
I4
I5
I6
I7
Y
Y
1
X
X
X
X
X
X 1
X I
X I
X I
X I
X
1
0
0
0
0
0
0
X
X
X
X
X
X
X
1
0
0
0
0
1
X
0
X
X
X
X
X
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0
0
0
1
0
X
X
0
X
X
X
X
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0
0
1
1
X
X
X
0
X
X
X
X
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0
1
0
0
X
X
X
X
0
X
X
X
1
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0
1
0
1
X
X
X
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X
0
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X
1
0
0
1
1
0
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X
X
X
X
X
0
X
1
0
0
1