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数字集成电路英文课件:Chapter 6 High Speed CMOS Logic Design.ppt


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文档介绍:
Chapter 6: High Speed CMOS Logic Design


Digital Integrated Circuits
Faculty of Materials and Energy, GDUT
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Outline
绪论

转变时间分析

负载电容的详细计算

斜波输入情况下改善延迟计算

针对最佳路径延迟确定门的尺寸

用逻辑强度优化路径

6.1 绪论-1
设计逻辑电路时,不单要实现其功能,还要考虑门的尺寸是否满足时序的需求。
=> 设计一个尽可能快的电路以缩短时钟周期。

从输入到输出具有最长延迟的逻辑路径为关键路径(Critical Path)。优化这些关键路径上的延迟,则最坏情况下的延时就会减小,电路速度就会增加。

每个门的延时由其驱动电阻和负载电容控制。

本章将首先介绍门延时的计算
首先描述负载电容的详细计算,用阶跃函数对输入波形进行近似处理,讨论其转变延时;再计算输入为斜波时的延时。
本章随后讨论关键路径上的优化,使电路速度尽可能快而面积、功耗最小。
Digital Integrated Circuits
Faculty of Materials and Energy, GDUT
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6.1 绪论-2 传播延时
传播延时(propagation delay)是输入到输出的转变延时,包含多种定义方式。各种情况下,都必须在波形从高到低或者从低到高的传输过程中定义对延迟进行测量的参考点
采用Vs:Vs点输入输出相等,但每种门的Vs不同,取决于哪个输入先发生转变,计算延时前必须先算出每个门的转变阈值,手动计算繁琐,不使用。
使用输入和输出的50%点:与门的类型无关,大部分信号的Vs都近似等于其50%点。由于上升、下降时间不同,输出50%点可能在输入50%点前发生,产生负传播延时。若电路中出现负传播延时,说明路径中有一个较慢的门,需要修正设计。该种定义对传播延时而言是最实际、最直观的参考点。
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6.1 绪论-3 上升、下降时间
上升时间:信号从10%上升到90%间的延时

下降时间:信号从90%下降到10%间的延时
Digital Integrated Circuits
Faculty of Materials and Energy, GDUT
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6.2 转变时间分析-1 简单反相器的延时-1
本节讨论输入为阶跃信号下的转变时间;下一节则针对斜波输入。
输入为VOH到VOL的阶跃变化时,下拉器件关闭而上拉器件打开,集总负载电容CL由通过上拉器件的电流充电,可计算Vout从VOL充电到0.5VDD的时间:tPLH。
输入为VOL到VOH的阶跃变化时,下拉器件开启而上拉器件关闭,集总负载电容由通过下拉器件的电流放电,可计算Vout从VDD放电到0.5VDD的时间:tPHL 。
延时计算为:

CL为负载电容,∆V为电压变化量(VDD/2)
IDS为充放电电流,均值为ILH或IHL
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6.2 转变时间分析-2 简单反相器的延时-2
0.13um工艺,VDD=1.2V,VT=0.4V,考虑速率饱和后,NMOS的饱和电压为0.34V,PMOS的饱和电压为0.6V。

输出从1.2V向0.6V变化时,电容通过NMOS对地放电,所有时间内器件均工作在饱和区,延时及等效阻抗如左下所示。




输出从0V向0.6V变化时,电容从电源通过PMOS充电,所有时间内器件均工作在饱和区,延时及等效阻抗如右上所示。
如书193页所示,单位尺寸器件的等效阻抗为14.5KΩ和33.5KΩ,与SPICE仿真的12.5KΩ和30KΩ相近。
此等效电阻只能用于时序计算,是一个近似值,不能用于其他计算。
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6.2 转变时间分析-3 门尺寸的选择(考虑速率饱和效应)
下图为不考虑速率饱和效应时,门尺寸的选择:









反相器尺寸为2W/W,与非门均为2W,或非门为4W/W

这些尺寸对于二次器件模型是正确的,但没有考虑速率饱和效应的影响
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6.2 转变时间分析-4 门尺寸的选择(考虑速率饱和效应)
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