数字集成电路英文课件：Chapter 7 Transfer Gate and Dynamic Logic Design.ppt

Chapter 7: Transfer Gate and Dynamic Logic Design
Outline
绪论
基本概念
CMOS传输门逻辑
动态D锁存器和D触发器
多米诺逻辑
Digital Integrated Circuits
Faculty of Materials and Energy, GDUT
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绪论-1
静态逻辑门包括传统的CMOS门和伪NMOS门
在伪NMOS门中，为获得较小的VOL，通常PMOS宽长比较小（约为NMOS的1/4），这使得器件上升和下降延时不一致。
使伪NMOS上升、下降延时一致，器件的VOL将上升。
静态逻辑门的所有节点均有到地或者电源端的电阻通路，输出节点值能长期保存（电源打开情况下）。
动态门将节点值存储在某个电容上，该节点与电路其他部分相互隔离；若不周期性刷新，节点值可能会随时间变化，其也更易受到噪声的影响。
节点电压由存储在节点上的电荷保持，且不太稳定=> 动态电路。
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绪论-2
动态逻辑电路：
采用传输门作为开关，通过电路传递信息。
当开关关闭时，输出保持在高阻状态，该门不再驱动输出。此时，先前的值作为电荷保存在输出电容中。
通过额外的时钟信号作用进行正确的操作。
在时钟周期的一部分，所有逻辑门的输出均预充到一个初始值。在周期的另一部分，逻辑门计算正确的输出值。
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基本概念-1 传输门-1
传输门（transfer gate, pass gate）：当门处于导通状态时，将一个输入信号保持不变地传递到输出节点；当门关闭时，输出进入高阻态并保持先前的值。
传输门中源、漏节点分别作为输入和输出；栅节点作为输入控制。
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基本概念-2 传输门-2
NMOS：源、漏对称，故源、漏仅能在节点电压分配好之后才能确定。
(a) 栅为VDD时能成功传递0电压，此时输出节点为漏端，且节点能持续放电至电压下降为VDS=0。
(c) 输入节点为VDD，故输入为漏端，电流从输入给输出充电至VDD-VTN。
(e) 栅接地，控制端关闭后，传输门进入高阻态。
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基本概念-3 传输门-3
PMOS：源、漏对称，故源、漏仅能在节点电压分配好之后才能确定。
(b) 栅为0时能成功传递VDD ，此时输出节点为漏端，且节点能持续充电至电压上升为VDS= VDD 。
(d) 输入节点为0，故输入为漏端，电流从输出到输入放电至-VTP。
(e) 栅接VDD ，控制端关闭后，传输门进入高阻态。
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基本概念-4 传输门-4
在传递高电位过程中：
(a)电路具有VDD-VTN的输出；
(b)电路亦具有VDD-VTN的输出；
(c)电路中为保证充电过程中晶体管处于开启状态，电路具有VDD-3VTN的输出。
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基本概念-5 传输门-5
在传递低电位过程中：
(a)电路具有-VTP的输出；
(b)电路亦具有-VTP的输出；
(c)电路中为保证放电过程中晶体管处于开启状态，电路具有-3VTP的输出。
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基本概念-6 电容馈通-1
传输门控制节点的任务是将器件设置为开启或者关闭状态，通常使用时钟信号驱动；理想状态下，输入除使能或禁止传输门外，不应对输出有任何直接影响；但由于栅和输出节点之间存在电容CF，故时钟信号可能馈通到输出。
当时钟信号从VDD转为0时，器件关闭，输出为高阻态。此时CF和Cgnd将与电路其他部分相隔离；随着栅电压的减小，这两个电容的电荷将重新分配以维持平衡。电荷重