一位全加器电路版图设计.docx

目 录
1 绪 论 1
设计背景 1
设计目标 1
2一位全加器电路原理图编辑 2
一位全加器电路结构 2
一位全加器电路仿真分析波形 3
一位全加器电路的版图绘制 4
4
LVS检查匹配 6
总 结 7
参考文献 8
附录一：电路原理图网表 9
附录二：版图网表 11
１ 绪 论
　　设计背景
Ｔanneｒ集成电路设计软件是由Tanneｒ　Resｅarｃｈ　公司开发的基于Wｉndｏws平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L－Ｅdit在国内已具有很高的知名度。Ｔanner EDＡ Toｏls 也是在Ｌ—Eｄit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S—Ediｔ为核心的集成电路设计、模拟、验证模块和以L—Eｄit为核心的集成电路版图编辑与自动布图布线模块。Ｔaｎner软件包括S—Edｉt,T－Sｐiｃe, Ｌ-Edit与LVS［１］。
Ｌ—Ediｔ Pro是Tanｎｅr　EＤA软件公司所出品的一个ＩC设计和验证的高性能软件系统模块，具有高效率，交互式等特点,强大而且完善的功能包括从IＣ设计到输出,以及最后的加工服务,完全可以媲美百万美元级的IC设计软件。L－Ｅdiｔ　Ｐro包含IC设计编辑器（Layouｔ　Edｉtor）、自动布线系统（Ｓtａnｄaｒｄ　Cell Place ＆　Route)、线上设计规则检查器（DRＣ）、组件特性提取器（Device Extractoｒ)、设计布局与电路nｅtlist的比较器（LVS)、CMOS　Library、Marｃo Libraｒy,—Ｅdiｔ　Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1．2 　设计目标
—Edit编辑一位全加器电路原理图
2．用ｔaｎner软件中的ＴSpｉce对一位全加器的电路进行仿真并分析波形
-Edit进行一位全加器电路的版图绘制，并进行ＤＲC验证
4．用tanner软件中的ＴSpiｃe对一位全加器的版图进行仿真并分析波形
5．用ｔannｅｒ软件的lａyout—Ｅdｉｔ中的lvs功能对一位全加器进行ＬVＳ检验观察原理图与版图的匹配程度
2一位全加器电路原理图编辑
　　一位全加器电路结构
，整个电路分为４行,，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。由于第2、3行的器件比1、４少，其有源区水平方向的长度比第1、4行短,,，NMOS管的衬底连接系统的最低电位[２］。电路原理图如图２。1所示:
图2。1 一位全加器电路原理图
一位全加器电路仿真分析波形
给一位全加器电路网表输入高电平电源电压VDD和低电平GNＤ，添加库,加入激励,再进行瞬态分析［３］，
.inｃlｕｄe F：\13＼tａnner\TSpice70\models\
vvｄｄ ＶDＤ GＮD ５
ｖa　A GＮD ＰULSＥ　（0 5　0 ５ｎ 5n　50n １0０ｎ）
vｂ B GＮＤ PULSE （０ 5 0 5n 5n 60ｎ 120ｎ）
vc C　GNＤ PULSE （0　５ 0 5n 5n 70ｎ　１40n)
。tｒaｎ/ｏp 1０n 400n methｏd＝bｄｆ
.pｒiｎt　ｔran　v(A） v(B） v(C） ｖ(SＵＭ)　v(CO）
对一位全加器电路进行TSpｉｃe进行仿真,分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图２．2所示：
图２。2一位全加器电路原理图输入输出仿真波形
2。3　 一位全加器电路的版图绘制
用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出,整个版图的宽度和长度显得比较适中。一位全加器版图
如图２。3所示：
一位全加器电路版图及DRC验证结果

给一位全加器版图网表输入高电平电源电压VDD和低电平GNＤ，