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FPGA开发Vivado的仿真设计案例分析
 
   
 
 
 
 
 
 
 
     
 
 
 
 
 
 
 
仿真功能概述
仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。
Vivado的仿真流程如下图所示：
仿真可以在设计阶段的不同时间点进行，主要包括如下三个阶段：
RTL级行为仿真：在综合和实现前便可验证设计，用来检查代码语法和验证代码像设计者想要的功能一样工作，早期的行为级仿真可以尽早发现问题；
综合后仿真：使用综合网表仿真，验证综合后设计满足功能需求。该阶段仿真不太常用，可以用时序仿真（timing simulation）来估计时间；功能仿真（functional sumulation）由层次化的网表组成，最底层由Xilinx原语构成；
实现后仿真：可以进行功能仿真和时序仿真，且与FPGA硬件上的工作情况最为接近，确保实现后设计满足功能和时序要求。
时序仿真相比功能仿真要耗费大量的时间，但是可以检测到功能仿真无法检测的问题，比如：
由于属性设置（综合属性、UNISIM库属性等），或不同仿真器对语法的不同解释，导致综合后或实现后功能发生改变；
双口RAM读写冲突；
错误的、不合适的时序约束；
异步路径操作问题；
由于优化技术引起的功能问题
Vivado Simulator支持VHDL（IEEE-STD-1076-1993）、Verilog（IEEE-STD-1364-2001）、SystemVerilog中的可综合子集（IEEE-STD-1800-2009）三种硬件描述语言，此外还支持IEEE P1735加密标准。
使用TestBench和激励文件
TestBench也是由HDL语言代码编写，其实例化了需要仿真的设计，生成设计所需要的激励信号，监测设计输出结果并检查功能的正确性。一个简单的TestBench可以仅仅将激励顺序地加载到设计的输入管脚上；一个复杂的TestBench可能会包含子程序调用、从外部文件读取激励信号、条件化激励和其它更多复杂的结构。
下面是编写TestBench时极度推荐的一些注意事项：
在Verilog TestBench中总是使用timescale规定时间，如`timescale 1ns/1ps；
在仿真时间的0时刻，将所有的设计输入初始化位为一个确定的值；
在综合后和实现后的时序仿真中，会自动触发全局置位/复位脉冲（GSR），这会让所有的寄存器在仿真的前100ns内锁定其值。因此在100ns之后再赋值激励数据；
在全局置位、复位脉冲释放之前就确保时钟源已经开始工作。
指定仿真器位置
点击Tools->Settings->Tool Settings->3rd Party Simulators：
Install Paths中定位仿真器的安装路径，Default Compiled Library Paths中指定与仿真器相关的编译库路径。只有第三方仿真器需要在此设置，Vivado Simulator不需要设置。
编译仿真库
使用Vivado Simulator时，不需要编译仿真库。但是使用第三方仿真工具时，必须先编译仿真库，才能在第三方仿真工具中正确运行。仿真库中包含了仿真模型，比如
FPGA和IP的行为模型和时序模型。编译之后的库可以在多个设计工程中使用。
在编译过程中，Vivado会创建一个仿真器用来参考编译库文件的初始化文件，该文件包含了一些控制变量，包括规定参考库路径、优化、编译和仿真设置。如果没有正确的初始化文件，就不能运行包含Xilinx原语的仿真。不同仿真器的初始化文件名称如下：
Questa/ModelSim：;
IES：;
VCS：
如果使用的仿真器版本不变，只需要编译一次库文件即可；如果更换了Vivado或仿真器的版本，就必须重新编译一次库文件。编译库文件有Vivado IDE和Tcl命令两种方法，本文介绍第一种。点击Tools->Compile Simulation Libraries（即使不打开工程也有此命令）打开如下窗口：
Simulator：选择第三方仿真器;
Language：编译库到规定的语言，如果为All，则会根据选择的仿真器自动选择语言，如果仿真器支持混合语言仿真，则Verilog库和VHDL库都会编译;
Library：选择需要编译的仿