(筆記)如何使用ModelSim作前仿真與後仿真(SOC)(QuartusII)(ModelSim).doc

Abstract
本文介紹使用ModelSim做前仿真，並搭配Quartus II與ModelSim作後仿真。
Introduction
使用環境：Quartus II + ModelSim-Altera
由於FPGA可重複編程，所以不少開發人員就不寫testbench，直接使用Quartus II的programmer燒進開發板看結果，或者使用Quartus II自帶的Waveform Editor進行仿真，這種方式雖然可行，但僅適用於小project，若project越寫越大，Quartus II光做fitter就很耗時間，一整天下來都在作Quartus II編譯。
比較建議的方式，還是學ASIC那招：『寫testbench先對每個module作前仿真，再對每個module作後仿真，最後再燒入FPGA測試。』
這種方式的優點是：
editor可更靈活的描述電路規格。
，如$display()、$fwrite()...等。
但要使用testbench作仿真，單獨Qaurtus II並無法做到，就得使用ModelSim了，這又牽涉到『前仿真』與『後仿真』。
所謂的『前仿真』，就是Quartus II的Functional Simulation，不考慮電路的門延遲與線延遲，重點在觀察電路在理想環境下的行為與設計構想是否一致[1]。由於沒經過fitter階段，所以模擬速度很快。前仿真結果正確，並不表示將來結果結果正確，但若前仿真結果不正確，則將來結果一定不正確。
所謂的『後仿真』，就是Quartus II的Timing Simulation，考慮了電路的門延遲與線延遲，由於經過fitter階段，所以模擬結果最為精準。但fitter在Quartus II編譯需耗費很多時間，所以建議『前仿真』正確後，再考慮『後仿真』。
使用Quartus II的waveform editor作前仿真與後仿真，我就不再多談，本文主要是談如何使用ModelSim-Altera作前仿與後仿。
-Altera作前仿真。
macro在ModelSim-Altera作前仿真。
II + ModelSim-Altera作後仿真。
/ Verilog
1 /* 
2 (C) OOMusou 2008 ://oomusou blogs
3 
4 Filename    :
5 Compiler    : Quartus II / ModelSim-Altera
6 Description : simple counter
7 Release     : 01/30/2009
8 */
9 
10 `timescale 1ns/100ps
11 
12 module Counter (
13   input        CLK,
14   input        RST_N,
15   output [3:0] CNT
16 );
17 
18 reg [3:0] cnt;
19 assign CNT = cnt;
20 
21 always@(posedge CLK, negedge RST_N) begin
22   if (!RST_N)
23     cnt <= #5 4'h0;
24   else
25     cnt <= #5 cnt + 1'b1; 
26 end
27 
28 endmodule
一個很簡單的counter，從0數到15重複數。由於要使用ModelSim作前仿，所以在reg做了delay，不過這在Quartus II作合成時會自動忽略， 因為delay並非可合成的Verilog。
一般寫給FPGA的RTL，都不會去設定timescale，不過由於要用ModelSim作前仿，所以要加上timescale。
/ Verilog 
1 /* 
2 (C) OOMusou 2008 ://oomusou blogs
3 
4 Filename    :
5 Compiler    : Quartus II / ModelSim-Altera
6 Description : simple counter testbench
7 Release     : 01/3