高速pcb设计中的阻抗匹配.pdf

阻抗匹配
阻抗匹配是指在能量传输时，要求负载阻抗要和传输线的特征阻抗相等，此
时的传输不会产生反射，这表明所有能量都被负载吸收了。反之则在传输中有能
量损失。在高速 PCB 设计中，阻抗的匹配与否关系到信号的质量优劣。

PCB 走线什么时候需要做阻抗匹配？
不主要看频率，而关键是看信号的边沿陡峭程度，即信号的上升/下降时间，
一般认为如果信号的上升/下降时间（按 10%～90%计）小于 6 倍导线延时，就是
高速信号，必须注意阻抗匹配的问题。导线延时一般取值为 150ps/inch。

特征阻抗
信号沿传输线传播过程当中，如果传输线上各处具有一致的信号传播速度，
并且单位长度上的电容也一样，那么信号在传播过程中总是看到完全一致的瞬间
阻抗。由于在整个传输线上阻抗维持恒定不变，我们给出一个特定的名称，来表
示特定的传输线的这种特征或者是特性，称之为该传输线的特征阻抗。特征阻抗
是指信号沿传输线传播时，信号看到的瞬间阻抗的值。特征阻抗与 PCB 导线所在
的板层、PCB 所用的材质（介电常数）、走线宽度、导线与平面的距离等因素有
关，与走线长度无关。特征阻抗可以使用软件计算。高速 PCB 布线中，一般把数
字信号的走线阻抗设计为 50 欧姆，这是个大约的数字。一般规定同轴电缆基带
50 欧姆，频带 75 欧姆，对绞线（差分）为 100 欧姆。

常见阻抗匹配的方式
1、串联终端匹配
在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间
串接一个电阻 R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端
反射回来的信号发生再次反射。
匹配电阻选择原则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征
阻抗。常见的 CMOS 和 TTL 驱动器，其输出阻抗会随信号的电平大小变化而变化。
因此，对 TTL 或 CMOS 电路来说，不可能有十分正确的匹配电阻，只能折中考虑。
链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线
的末端。
串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来
额外的直流负载，也不会在信号和地之间引入额外的阻抗，而且只需要一个电阻
元件。
常见应用：一般的 CMOS、TTL 电路的阻抗匹配。USB 信号也采样这种方法做
阻抗匹配。
2、并联终端匹配
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在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输
线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电
阻两种形式。
匹配电阻选择原则：在芯片的输入阻抗很高的情况下，对单电阻形式来说，
负载端的并联电阻值必须与传输线