基于fpga数字秒表设计.doc

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Technology Schematic ：26
：27


秒表的计时围为00：00：00 ~ 59：59：99。
两个按钮开关Start/Stop和Split/Reset，控制秒表的启动、停止、分段和复位：
在秒表已经被复位的情况下，按下“Start/Stop”键，秒表开始计时。在秒表正常运行的情况下，如果按下“Start/Stop”键，则秒表暂停计时；再次按下该键，秒表继续计时。在秒表正常运行的情况下，如果按下“Split/Reset”键，显示停止在按键时的时间，但秒表仍然在计时；再次按下该键，秒表恢复正常显示。在秒表暂停计时的情况下，按下“Split/Reset”键，秒表复位归零。



对晶体振荡器产生的时钟信号进行分频，产生时间基准信号

对时间基准脉冲进行计数，完成计时功能

锁存数据使显示保持暂停

通过产生锁存器的使能信号来控制计数器的运行、停止以及复位
设计分析：

包括扫描计数器、数据选择器和7段译码器，控制8个数码管以扫描方式显 示计时结果，原理图如下：
实验电路板上的按键


消除按键输入信号抖动的影响，输出单脉冲
实验板上的数码管为共阳LED数码管
按键按下时，FPGA的输入为低电平；松开按键时，FPGA的输入为高电平
但是在按下按键和松开按键的瞬间会出现抖动现象


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-- pany:
-- Engineer:
--
-- Create Date: 09:08:39 03/12/2011
-- Design Name:
-- Module Name: stopwatch_1 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision - File Created
-- Additional ments:
--
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library IEEE;
use ;
use ;
use ;
---- Unment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use