cadencePCB设计与制版.docx

cadencePCB设计与制版.docxCade nee PCB设计与制板
关键词：Cade nee, PCB,设计
〜3,安装1、2,第3为库，不安装
一、 License 安装：
设置环境变量 lm_license_file D:\Cadence\
修改 license 中 SERVER yyh ANY 5280 为 SERVER zengANY 5280
二、 用 Design Entry ClS（Capture）设计原理图
进入 Design Entry CIS Studio
设置操作环境 \Options\Preferencses:
颜色：colors/Print
格子：Grid Display
杂项：Miscellaneous 常取默认值
配置设计图纸：
设定模板：\Options\Design Template:（应用于新图） 设定当前图纸 \Options\Schematic PageProperities
创建新设计
创建元件及元件库
File\New\Library（...\）
Design\New Part...（New Part Properties）
Parts per 1 /2/..（封装下元件的个数）
PakageType:（只有一个元件时，不起作用）
Homogeneous复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑） Heterogeneous复合封装元件（多个元件图组成时）中使用不一样的元件图 （较适用于大元件）
一个圭寸装下多个元件图，以 View\next part（previous part）切换视图
Part Numbering:
Alphabetic/numeric
Place（PIN...Rectangle）
建立项目 File\New\Project
Schematic\new page （可以多张图：
单层次电路图间，以相同名称的 电路端口连接器” off-pageconnector连接
层次式电路图：以方块图（层次块 Hierarchical Block...）来代替实际电路的电路图，以相同名称
Port的配对内层电路，内层电路之间可以多张，同单层连接。
绘制原理图
放置元器件：Place
元件：Part （来自Libraries,先要添加库）
电源和地（power gnd）
连接线路wire
bus：与wire之间必须以支线连接，并以网标 （netalias）对应（wire 0，D1....D7;bus [0..7]
数据总线和数据总线的引出线必须定义 net alias
修改元件序号和元件值
创建分级模块（多张电路图）
平坦式（单层次）电路：各电路之间信号连接，以相同名称的 off-page connector连接 层次式电路图：以方块图（层次块
Hierarchical Block... ）来代替实际电路的电路图，以相同名称 Port 的配对内层电路，内层电路之间可以多张，同单层连接。
标题栏处理：
一般已有标题栏，添加： Place\Title Block （）
PCB 层预处理
元件的属性
编辑元件属性
在导入 PCB 之前，必须正确填写元件的封装（ PCB Footprint ）
参数整体赋值（框住多个元件，然后 Edit Properties）
分类属性编辑
Edit Properties\New Column\Class:IC（IC,IO,Discrete 三类，在 PCB 中分类放置 ）
放置定义房间（ Room ）
Edit Properties\New Column\Room
添加文本和图像
添加文本、位图（ Place\...）
原理图绘制的后续处理（切换到项目管理器窗口，选中 *.DSN 文件，然后进行后处理 ———— DRC 检查、生成网表及元器件清单） 。
设计规则检查（ Tools\Design Rules Check...）
Design Rules Check
scope（范围）:entire （全部）/selection （所选）
Mode（ 模式 ）：
occurences（事件：在同一绘图页内同一实体出现多次的实体电路）
instance（实体：绘图页内的元件符号）
如一复杂层次电路，某子方块电路重复使用 3 次，就形成 3 次事件；子方块电路内本身 的元件则是实体。
Action （动作）： check design rules/deleteDRC
Report （报告）：
Create DRC markers for warn（在错误之