数字逻辑电路实验报告.doc

江苏大学计算机10 数字逻辑电路设计报告
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数字逻辑电路设计
--多功能数字钟
学院：计算机科学与通信工程
专业：
：
学号：
指导老师：
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多功能数字钟
设计任务及要求
拥有正常的时、分、秒计时功能。
能利用实验板上的按键实现校时、校分及清零功能。
能利用实验板上的扬声器做整点报时。
闹钟功能
在MAXPLUS II 中采用层次化设计方法进行设计。
在完成全部电路设计后在实验板上下载，验证设计课题的正确性。
多功能数字钟的总体设计和顶层原理图
作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。
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（1）计时模块
该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。
用两个74160连成24进制的计数器，原图及生成的器件如下：

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注：
利用使能端，时钟信号，清零以及预置数功能连成24进制。
生成的二十四进制计数器

用两个74160连成的60进制计数器，原图及生成的器件如下：
生成的六十进制计数器

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（2）校时模块
校时模块设计要求实现校时，校分以及清零功能。
*按下校时键，小时计数器迅速递增以调至所需要的小时位。
*按下校分键，分计数器迅速递增以调至所需要的分位。
*按下清零键，将秒计数器清零。
注意事项：① 在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号