可变分频器实验.doc

可变分频器实验一、预备知识 1、 CPLD 的基本编程技术; 2、预****Altera 公司 CPLD 器件的结构、编程过程; 二、实验目的 1、可变分频器实现的基本方法; 2、可变分频器的输出占空比的控制方法; 三、实验仪器 1、 JH5001 型通信原理实验箱一台; 2、 Maxplus II 开发环境一台; 3、 JTAG 下载电缆一根; 4、 CPLD 下载板一块; 5、微机一台; 6、示波器一台; 四、实验原理目前可变分频器大量使用在 FPGA 的电路设计中,它是一般电路设计不可缺少的组成部分,如频率合成器、时钟信号产生器、调制解调器的位定时恢复等电路。下面给出一种可变分频器的实现方法: 一般分频器是通过计数器完成, 计数器的范围为 0~(N-1) ,这里 N 为分频数。当计数器达到(N-1) 时,对计数器进行复位,进入下一轮计数。通过改变 N 的大小,从而达到可变分频计数的目的,其结构如下图所示。对于可变计数器的输出,一般尽量输出占空比为 50 %的方波信号。这是通过判决电路实现的:当计数器计数小于 N/2 时输出为 1 ,其它为 0。注意:该实验在复接模块中完成五、课题设计要求在输入时钟为 256KHz 时, 可在外部跳线器的控制下改变分频比, 在程序中定义的几个变量为: Main_CLK :输入 256KHz 主时钟; Mode[1..0] :控制分频模式; Counter_Out: 分频器输出; 当 Mode[]=0 :分频比为 213 ; 当 Mode[]=1 :分频比为 187 ; 当 Mode[]=2 :分频比为 156 ; 当 Mode[]=3 :分频比为 15; 说明: 1、 Mode[1..0] 与复接模块的 m_sel0 、 m_sel1 相连; 2、 Counter_Out 在 TPB01 输出; 六、实验步骤 1、将 JH5001 二次开发光盘内的基本程序 Counter .tdf 及其它相关程序(在光盘的“ 2th \student _Counter ”子目录下) 拷入机器内, 它为学生准备了基本的程序框架(变量定义、主程序入口,这些工作将便于老师对学生的程序进行检查) 。注意, 在 文件中所有定义不要改动,特别是管脚定义、器件定义,否则会损坏器件。 2、在 MaxplusII 开发环境下,打开工程文件 。 3、学生参照实验原理在 文件中完成可变分频器的设计, 并在计算机上完成仿真。经老师检查合格后,进入下一步:在下载板上烧录相应的器件。 4、将下载电缆的 JTAG 接口与下载板的双排针相连,注意连接方向(如果连接反了的话, 可能会损坏器件, 在操作上需小心)。下载板上的电源不能接反, 其红线接+ 5V , 黑线接地。加电,在 MaxplusII 环境下完成对 CPLD 的编程。 5、将 JH5001 复接模块上的 UB01 拔下, 注意不要损伤管脚( 该步骤一般最好由老师进行)。计数 0~N-1 计数范围控制 N-1 状态检测复位>N/2? 判决输入时钟 6、将编程好的 EPM7064 器件插入实验箱上的 UB01 插座中进行功能检查。若不正确, 重返步骤1进行。若正确则实验完成。 7、实验完成后将原来的器件插回原座中,复原 JH5001 实