触发器实验报告.docx

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实验3触发器及其应用
、实验目的
1、掌握基本RS、JK、D和T触发器的逻辑功能
2、掌握集成触发器的逻辑功能及使用方法
3、熟悉触发器之间相互转换的方法
、实验原理
触发器具有两个稳定状态，用以表示逻辑状态“ 1”和0；在一定的外界信号作用下，可
以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件， 是构成各种时序电路的最基本逻辑单元。
1、基本RS触发器
图5 —8—1为由两个与非门交叉耦合构成的基本 RS触发器，它是无时钟控制低电平
直接触发的触发器。基本 RS触发器具有置“07置1”和“保持”三种功能。通常欣为置1
端，因为S = 0 (R=1)时触发器被置“1； R为置’0"端，因为R=0 (S=1)时触发器被 置0'；当S= R= 1时状态保持；S= R= 0时，触发器状态不定，应避免此种情况发生， 表5-8-1为基本RS触发器的功能表。
基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。
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0
1
1
0
1
0
0
1
1
1
Qn
Qn
0
0
j
j
图5 — 8 — 1基本RS触发器
2、JK触发器
在输入信号为双端的情况下， JK触发器是功能完善、使用灵活和通用性较强的一种触
发器。本实验采用 74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻 辑符号如图5 —8—2所示。
JK触发器的状态方程为
Qn+1 = JQn+ KQn
0”
J和K是数据输入端，是触发器状态更新的依据，若 J、K有两个或两个以上输入端时，组 成“与”的关系。Q与Q为两个互补输出端。通常把 Q = 0、Q=1的状态定为触发器’
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图5 —8—2 74LS112双JK触发器引脚排列及逻辑符号
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下降沿触发JK触发器的功能如表 5 — 8 — 2
表 5—8 —2
输
入
输
出
Sd
Rd
CP
J
K
Qn+1
Qn+1
0
1
X
X
X
1
0
1
0
X
X
X
0
1
0
0
X
X
X
j
j
1
1
0
0
Qn
Qn
1
1
1
0
1
0
1
1
0
1
0
1
1
1
1
1
Qn
Qn
1
1
X
X
Qn
Qn
注：X—任意态 J一高到低电平跳变 T—低到高电平跳变
Qn ( Qn )—现态 Qn+1 ( Qn+1 )—次态 (f)一不定态
JK触发器常被用作缓冲存储器，移位寄存器和计数器。
3、D触发器
在输入信号为单端的情况下， D触发器用起来最为方便，其状态方程为
Qn+1 = Dn,其输出状态的更新发生在 CP脉冲的上升沿，故又称为上升沿触发的边沿触发器， 触发器的状态只取决于时钟到来前 D端的状态，D触发器的应用很广，可用作数字信号的
寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双 D
74LS74、四 D 74LS175、六 D 74LS174 等。
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图5 — 8—3为双D 74LS74的引脚排列及逻辑符号。功能如表
5 — 8 — 3。
14 | 1己| 1目 1 | 4 | 8 |
通 2D 2CP 璃 2Q 24
J 74LS74
IR? ID ]CP ISd IQ ]Q GND
H 2| 3| 4| 5| 6| 7|
图5— 8 —3 74LS74引脚排列及逻辑符号
输
入
输
出
Sd
Rd
CP
D
Qn+1
Qn1
0
1
X
X
1
0
1
0
X
X
0
1
0
0
X
X
j
j
1
1
T
1
1
0
1
1
T
0
0
1
1
1
X
Qn
Qn
表 5 —8— 3
输
入
输出
Sd
Rd
CP
T
Qn+1
0
1
x
X
1
1
0
X
X
0
1
1
J
0
Qn
1
1
J
1
Qn
表 5 — 8 — 4
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