纳米soi+mosfet的结构设计和性能分析.pdf

摘 要 1
摘 要
随着半导体器件等比例缩小至纳米领域，器件的部分技术指标已经或者正在
接近其固有的物理极限，各种纳米效应与可靠性问题限制了器件的发展。改变器
件结构是最有效的解决方法之一。基于 SOI 技术的新型器件被认为是纳米范围内
具有应用前景的器件结构。本文从器件结构、电学特性和物理模型等方面对新型
SOI MOSFET 进行了分析研究。主要的研究工作和成果如下：
1. 首先在绝缘介质 Halo 结构的基础上引进金属异质栅(DMG:
Dual-Material-Gate)结构，提出了绝缘介质 Halo DMG MOSFET，研究了该器件的
制备工艺流程，分析了该器件的电学特性。研究结果表明，沟道中出现电势阶梯
分布，靠近漏端的金属屏蔽了漏电压对源-沟道势垒的影响，抑制了短沟道效应
(SCE)。同时由于近源端存在电场峰值，电子的输运效率提高，电流增大。此外，
漏端的电场峰值降低，有利于降低热载流子效应。由于 DMG 结构和介质 Halo 的
相互耦合，阈值电压漂移和漏致势垒降低(DIBL:Drain-Induced-Barrier-Lowering)减
小，亚阈值特性得到改善。与体硅器件相比，介质 Halo 异质栅 MOSFET 具有较
高的跨导和较低的本征延迟，其截止频率 fT 可以达到 GHz。开态电流(Ion)、关态
电流(Ioff)、SCE 之间的折中可以通过调整结构参数实现。
2. 基于二维泊松方程，建立了 DMG 全耗尽 SOI MOSFET 的阈值电压模型，
模型考虑了不同栅介质介电常数的影响。模型的研究结果表明：相同结构参数下，
栅介质介电常数增大，最小表面势值减小，栅控能力增强。此外，靠近漏端的金
属的屏蔽作用增强，短沟道效应得到较大的改善；固定栅长下，控制栅和屏蔽栅
的比例增大，最小表面势值减小。当介电常数在 到 20 之间时，阈值电压增加
迅速，介电常数增加到 20 后，阈值电压增加趋于饱和。
还研究了高 k 栅介质对 DMG SOI MOSFET 的影响，为高 k 栅介质 DMG SOI
MOSFET 建立了表面势模型，模型中考虑了边缘电场效应和短沟道效应。为高 k
栅介质 DMG SOI MOSFET 确定了新的边界条件，利用变分法同时求解栅介质层、
硅膜和埋氧化层中的电势泊松方程得到高 k 栅介质 DMG SOI MOSFET 的阈值电压
模型。
3．论文将 DMG 和非对称 Halo 结构同时引入全耗尽 SOI MOSFET 中，通过
建立相应的解析模型，从理论上分析该新型器件的特性。通过在沟道源端一侧引
入高掺杂 Halo 结构的 DMG SOI MOSFET 可以有效地降低亚阈值电流。利用常规
漂移-扩散理论，在表面势模型的基础上推导出新结构的亚阈值电流模型。提出了
一种分段近似方法，得到表面势的解析表达式，该表面势解析表达式和确切解的
2 纳米 SOI MOSFET 的结构设计和性能分析
结果高度吻合。验证了得到的亚阈值电流模型，在亚阈值区二者得到的结果吻合
得很好。
4. 论文通过比较薛定谔方程在方形势阱一阶微扰下和三角势阱下的解析解得
到了适合于不同硅膜厚度的解，推导了肖特基源漏(SBSD: Schottky Barrier
Source/Drain)超薄体双栅 SOI MOSFET 的漏电流模型。模型中考虑了势垒高度变
化和载流子束缚效应。由于量子束缚效应的存在，第一个子带高于导带底，因此
源漏端的势垒高度提高，载流子密度降低，漏电流降低。
研究了高 k 栅介质对 SBSD SOI MOSFET 性能的影响。随着介电常数的增加，
SBSD SOI MOSFET 的驱动电流严重