计算机组成原理CPU设计.doc

计算机组成原理CPU设计
计算机组成原理CPU设计
计算机组成原理CPU设计
1 CPU的用途
字长： 8 位 D[7 0]
寻址范围： 64byte,2 的 6 次方＝ 64， A[5 0]
确定 ISA （包括程序员可接见的寄存器）
1）程序员可接见的寄存器
AC — 8 位累加器
CPU 的指令集（共
4 条）
指令
操作码
操作
COM
00XXXXXX
AC ← AC’(取反 )
JREL
01XXXXXX
PC← PC+00AAAAAA
OR
10XXXXXX
AC ←A C∨ M[00AAAAAA]
SUB1
11AAAAAA
AC ←AC － M[00AAAAAA] －1
2）其他寄存器
AR
地点寄存器
6 位
由 A[5 0]向存贮提供地点
PC
程序计数器
6 位
指向下一条指令的地点
DR
数据寄存器
8 位
通过 D[7 0]从存贮器接收指令和数据
IR
指令寄存器
2 位
寄存从存贮器中取回的指令的操作码部分
3 CPU 设计状态图
为了确定 CPU 的状态图，对每条指令作以下剖析
1） 从存贮器中取指令（所有指令均相同）
原理 ：在 CPU 能履行指令之前，它必须从存贮器中取出， CPU 通过履行如下的操作序列达成这个任务
A ） 选择存贮单元由 A[5 0]确定
B ）对工 A[5 0]译码，延迟，并向存贮器发一个信号使存贮器将此指令输出
到它的输出引脚。 这些引脚与 CPU 的 D[7 0]相连。 CPU 从这些引脚读入数据。
详细操作：（分为三个状态）
A ）要取的指令的地点寄存在程序计数器（ PC）中。第一步就是把 PC 的内容
拷贝到 AR 中。
FETCH1 ： AR← PC
B ）CPU 必须从存贮器中读取指令，为此 CPU 必须发一个 READ 信号到器的
RD （ RD－ RAM, 有关于 OE－ ROM) 端上使存贮器将数据发送到 D[7 0]上，存入
CPU 的 DR 寄存器中。同时实现 PC←PC+1 ，为取下一条指令作准备。
FETCH2 ： DR← M ， PC← PC+1
C） 作为取指令的一部分， CPU 还必须达成两件事。
DR 的高 2 位拷贝到 IR，目的是确定指令的功能
② DR 的低 6 位拷贝到 AR ，目的：
关于 ORT 和 SUB1 指令这 6 位包含了指令的一个操作数的存贮器地点（一个数已经在 AC ）
关于 COM 和 JREL ，它们不需要再次接见存贮器，一旦它们返回
到 FETCH1 周期， FETCH1 将把 PC 的值装到 AR ，覆盖无用的值。
FETCH3 ： IR← DR[7,6], AR ←DR[5 0]
取指令周期的状态图
2） 指令译码（每条指令的操作码都是唯一的）FETCH1FETCH2 FETCH3
本 CPU 有四条指令，因此有四个不同的履行同期，为此用

IR

中的值来确定即可。
计算机组成原理CPU设计
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FETCH1
FETCH2
FETCH3
计算机组成原理CPU设计
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IR=00
IR=11
IR=01
IR=10
COM
JREL
OR 执
SUB1
执 行
执
行
行
周
执 行
周期
周期
期
周期
3） 指令履行（每条指令的履行周期都是同样的）
每条指令的履行周期的状态剖析：
1． COM 指令
功能是对 AC 的内容取反，履行周期的状态是
COM1:AC ← AC’
2. JREL 指令
代码为 01AAAAAA ，即转移的相对地点由 AAAAAA 确定，而 AAAAAA 在
DR[5 0]中，所以有
JREL1 ：PC← PC+ DR[5 0]
3． OR 指令
为了履行指令，必须达成两件事情
OR1： DR←M ；从存贮器取出一个操作数送到数据寄存器
OR2： AC