zynq-7000可编程逻辑资源--pl资料.ppt

可编程逻辑资源
内容包括
可编程逻辑资源概述、可编程逻辑资源功能两个部分。在可编程逻辑资源功能部分，详细的介绍了CLB和LUT、时钟管理单元、块存储器、数字信号处理单元、输入和输出、低功耗串行收发器、PCI-E模块、XADC模块和配置等内容。
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第一页，共60页。
Zynq-7000系列的全可编程平台在单个器件内，集成了
功能丰富的基于双核ARM Cortex-A9处理器的处理器系
统PS和Xiinx可编程逻辑PL。
Zynq-7000 EPP系列中的每个器件包含相同的PS，然而每个器件内的PL和I/O资源有所不同。
两个较小EPP器件（Z-7010和Z-7020）的PL基于Artix-7 FPGA逻辑。
两个较大EPP器件（Z-7030和Z-7045）的PL基于Kintex-7 FPGA逻辑。
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第二页，共60页。
通过使用多个接口和超过3000个连接的其它信号，PS
和PL可以紧密或者松散的耦合在一起。
这使得设计者能高效地将PL内用户创建的硬件加速器和其它
的功能进行集成。
它们可以被处理器访问。
它们也可以访问PS内的存储器资源。
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第三页，共60页。
Zynq系统总是最先启动PS内的处理器，这样允许使用
基于软件中心的方法对PL进行配置。
对PL的配置作为系统启动的一部分，或者在将来的某个时间点上对其进行配置。
PL可以全部地重新配置或者在使用的时候部分动态地重新配置（Partial Reconfiguration, PR）。
PR允许只配置PL的一部分。这使得可以选择对设计进行修改，比如：更新系数或者在必要的时候，替换算法来实现时分复用PL资源。后者类似于动态地加载和卸载软件模块。PL的配置数据称为比特流。
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第四页，共60页。
PL有一个和PS分开的供电域
这使能用户通过将PL断电来降低功耗。在这个模式下，PL无静态和动态功耗。这样，显著地降低了器件的功耗。
当不使用这个模式时，必须重配置PL。
用户需要考虑在特殊应用场合下，重新配置PL的时间，这个时间根据比特流的大小而有所不同。
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第五页，共60页。
PL提供了用户可配置的丰富的结构能力。关键特性包括：
可配置的逻辑块（CLB）
6输入查找表。
LUT内的存储器能力。
寄存器和移位寄存器功能。
级联的加法器。
36Kb块RAM
双端口。
最大72位宽度。
可配置为双18Kb。
可编程的FIFO逻辑。
内建的纠错电路。
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第六页，共60页。
数字信号处理-DSP48E1 Slice
25×18二进制补码乘法器/加法器高分辨率（48位）信号处理器。
节约功耗的25位预加法器，用于优化对称的滤波器应用。
高级属性：可选的流水线、可选的ALU和用于级联的专用总线。
时钟管理
用于低抖动时钟分配的高速缓冲区和布线。
频率合成和相位移动。
低抖动时钟生成功能和抖动过滤。
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第七页，共60页。
可配置的I/O
高性能SelectIO技术。
集成在封装内的高频去耦合电容，用于扩展的信号完整性。
数控阻抗，能在三态下用于最低功耗，高速I/O操作。
大范围（HR）I/O支持。
高性能（HP）I/O支持。
低功耗串行收发器
高性能收发器最大能到达（GTX）。
用于芯片-芯片接口的低功耗模式优化。
高级的预发送、后加重，以及接收器线性CTLE，以及判决反馈均衡（Decision Feedback Equalization，DFE），包括用于额外余量的自适应均衡。
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第八页，共60页。
XADC（模拟-数字转换器）
双12比特1Msps模拟-数字转换器（ADC）。
最大17个灵活和用户可配置模拟输入。
片上或者外部参考选择。
片上温度（±4℃最大误差）和供电（±1%最大误差）传感器。
连续JTAG访问ADC测量。
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第九页，共60页。
可编程逻辑资源--可编程逻辑资源功能
可编程逻辑资源功能主要包括：
CLB
时钟管理
BRAM
DSP Slice
输入/输出
串行收发器
PCI-E模块
XADC
配置
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第十页，共60页。